專利名稱：Mos器件的建模方法
技術領域：
本發明涉及半導體器件的特性仿真領域，具體地說涉及一種MOS器件的建模方法。
背景技術：
隨著集成電路設計的復雜度越來越高，尺寸越來越小，隔離技術在集成電路制造中的作用越來越重要。CMOS工藝下的隔離技術主要包括介質材料隔離和反向PN結隔離等。其中，介質材料隔離在消除寄生晶體管，降低工作電容，以及抑制MOS管的閂鎖效應等方面均有出色表現。在3 μ m O. 35 μ m的工藝中，局部氧化(Local Oxidation of Silicon, LOCOS)工藝被廣泛使用，但是這種工藝有著自身的缺陷(1)鳥嘴(Bird’s Beak)結構使場二氧化硅侵入有源區；(2)場氧注入在高溫過程中發生再分布，引起有源器件的窄寬度效應(Narrow Width Effect) ； (3)場二氧化娃在窄隔離區變薄；(4)不平坦的表面形狀。這些缺陷在進入到0. 18μπι及以下工藝節點時候顯得尤為突出，L0C0S工藝已經不可用。因此，隨著器件由深亞微米向納米發展，淺溝槽隔離(Shallow Trench Isolation, STI)技術已經替代L0C0S技術成為主流的隔離技術。與L0C0S技術相比，STI技術具有完全無鳥嘴，完全平坦化，良好的抗閂鎖等優點，而且STI技術可以回避高溫工藝，減小了結間距和結電容，保證了有源區的面積，提高了集成度。隨著器件有源區面積的減小，STI應力對器件性能的影響將不可忽略，器件的性能與器件有源區的面積以及器件在有源區的位置強烈相關，它不僅對器件閾值電壓產生影響，對器件的載流子遷移率也將產生影響。在加州大學伯克利分校開發的BSIMS0I4直流模型中，考慮了柵在X方向(溝道長度方向)到STI邊界的距離(SA和SB)對器件閾值電壓以及遷移率的影響。其中，SA是指柵在源的方向距離STI邊界的距離；SB是指柵在漏的方向距離STI邊界的距離。傳統的STI應力提參建模都是通過改變SA和SB的值，來測試其對器件性能的影響，進而提取相關參數。目前需要一種能夠考慮到STI寬度以及器件在Y方向(溝道寬度的方向)的應力對器件性能的影響，并提取相應參數，對包含STI應力影響的MOS器件進行模擬的方法。
發明內容
本發明提供一種MOS器件的建模方法，用于提高建模的準確性，使根據模型所得到的模擬數值與器件的實測值更加接近。根據本發明的一個方面，提供一種MOS器件的建模方法，包括以下步驟a)建立定義與STI相關的尺寸的一組參數，其中至少一個參數定義了 STI的寬度或者柵寬方向上到STI的距離；b)建立所述一組參數對閾值電壓和遷移率的影響的解析模型，所述解析模型包含待確定的系數；c)對使用特定工藝制作的不同尺寸的MOS器件進行特性測試，獲得測試數據；
d)根據所述測試數據確定所述解析模型的系數。本發明提供的MOS器件的建模方法，通過對具有不同尺寸的MOS器件進行特性測試，獲得測試數據；并將測試數據以及MOS器件的尺寸數值代入預設特性模型中，求得預設特性模型的系數。其中，MOS器件的尺寸包括源/漏區得長度，STI的尺寸以及柵極與STI的距離等；將系數代入預設特性模型，生成特性模型。本發明生成的特性模型可以用于模擬包含STI應カ影響的MOS器件，用本發明提供的特性模型進行器件模擬，所獲得的器件輸出特性以及轉移特性與器件實測值更為接近，更為準確，因此可以使用本發明提供的方法進行各種MOS器件的特性模擬，并對其中的參數進行相應調整，已獲得可靠性更高的MOS器件。
通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯 圖I為根據本發明的ー種MOS器件的建模方法的ー種具體實施方式
的流程示意圖；圖2 圖5為根據本發明的方法的ー個具體實施方式
中的不同尺寸的MOS器件的結構示意圖。附圖中相同或相似的附圖標記代表相同或相似的部件。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的實施例作詳細描述。下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發明。此外，本發明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本發明提供了的各種特定的エ藝和材料的例子，但是本領域普通技術人員可以意識到其他エ藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。應當注意，在附圖中所圖示的部件不一定按比例繪制。本發明省略了對公知組件和處理技術及エ藝的描述以避免不必要地限制本發明。本發明通過在閾值電壓模型和遷移率模型中包含體現了 STI寬度以及器件在Y方向(溝道寬度的方向)的應カ對器件性能的影響的項，來模擬MOS器件的特性，從而可以提高器件模擬的精度。本發明可以適用的MOS器件包括但不限于S0Iエ藝下的H型柵器件、條形柵或BTS。下面以O. 13 μ m SOIエ藝下的H型柵器件為例。請參考圖1，圖I是根據本發明的一個實施方式的提取模型參數的方法的流程圖，該方法包括步驟S101，建立定義與STI相關的尺寸的ー組參數，其中至少ー個參數定義了 STI的寬度或者柵寬方向上到STI的距離。以 圖2所示的H型柵器件為例。SOI襯底100通常至少具有三層結構，分別是硅層、硅層之上的BOX層，以及覆蓋在BOX層之上的SOI層。其中，所述BOX層的材料通常選用SiO2 ；S0I層的材料是單晶硅、Ge或III-V族化合物(如SiC、神化鎵、神化銦或磷化銦等)。源/漏區可以通過向SOI襯底100中注入P型或N型摻雜物或雜質而形成，例如，對于PMOS來說，源/漏區可以是P型摻雜的，對于NMOS來說，源/漏區可以是N型摻雜的。源/漏區可以由包括光刻、離子注入、擴散和/或其他合適エ藝的方法形成。STI 200用于將上述SOI層分割為獨立的區域，用于后續加工形成晶體管結構所用。STI 200的材料是絕緣材料，例如可以選用Si02、Si3N4或其組合，STI200的寬度可以視半導體結構的設計需求決定。柵極300可以是由功函數金屬柵層和金屬導體層組成的金屬柵極；或者是多晶硅形成的。如圖2所示，建立的定義與STI相關的尺寸的一組參數可以如下SA，指“H”型柵在源區方向距離STI的距離；SB，指“H”型柵在漏區方向距離STI的距離；STIW_A，指與源區相接觸的STI的長度(X方向)；STIW_B，指與漏區相接觸的STI的長度(X方向)；SA_y，指“H”型柵距離上方STI的距離；SB_y，指“H”型柵距離下方STI的距離；STIW_A_y，指柵極300上方的STI的寬度(Y方向);STIW_B_y，指柵極300下方的STI的寬度(Y方向)。步驟S102，建立所述ー組參數對閾值電壓和遷移率的影響的解析模型，所述解析模型包含待確定的系數。根據本發明的一個實施方式，通過下面的公式來對閾值電壓VTH和有效遷移率
V- eff建模。VTH = VTHOoriginal+ Δ VTHl+ Δ VTH2+ Δ VTH3μ eff = A1^A2* μ eff0其中VTHOmiginal和μ eff0作為擬合參數分別為當STI應カ的影響基本為零(可忽略吋)的閾值電壓和遷移率。實踐中可以認為是SA，SB，SA_y和SB_y都非常大時的閾值電壓和遷移率，可以從這些尺寸都非常大的器件提取。例如，SA = SAref ；SB = SBref ；SA_y =SA_yref ；SB_y = SB_y,ef 時的閾值電壓和遷移率，其中 SAref ；SBref ；SA_yref ;SB_y,ef 為認為 STI應カ的影響基本為零(可忽略時)的較大的尺寸。首先考慮體現了閾值電壓以及遷移率與X方向上SA，SB的關系的預設特性模型DVTHl 和 A1
權利要求
1.一種MOS器件的建模方法,包括 a)建立定義與STI相關的尺寸的一組參數，其中至少一個參數定義了STI的寬度或者柵寬方向上到STI的距離； b)建立所述一組參數對閾值電壓和遷移率的影響的解析模型，所述解析模型包含待確定的系數； c)對使用特定工藝制作的不同尺寸的MOS器件進行特性測試，獲得測試數據； d)根據所述測試數據確定所述解析模型的系數。
2.根據權利要求I所述的方法，其中所述MOS器件包括S0I工藝下的H型柵器件、條形柵或BTS。
3.根據權利要求2所述的方法，其中對于SOI工藝下的H型柵器件，所述一組參數包括H型柵在源區方向距離STI的距離SA ;H型柵在漏區方向距離STI的距離SB ;與源區相接觸的STI的長度STIW_A ;與漏區相接觸的STI的長度STIW_B ;H型柵距離上方STI的距離SA_y ；H型柵距離下方STI的距離SB_y ；H型柵上方的STI的寬度STIW_A_y ；H型柵下方的STI的寬度STIW_B_y。
4.根據權利要求3所述的方法，其中通過以下公式對閾值電壓VTH和有效遷移率i^ff建模
5.根據權利要求I所述的方法，其特征在于，所述特性為輸出特性和/或轉移特性。
6.根據權利要求3所述的方法，其特征在于，所述不同尺寸的MOS器件包括 在Y方向柵極與STI的距離SA_y固定，柵極與STI在X方向的距離SA在第一閾值范圍內變化； 在Y方向固定柵極與STI之間的距離，使STI的長度(X方向)SA在第二閾值范圍內變化； 固定柵極與STI在X方向的距離SA，使柵極與STI在Y方向的距離SA_y在第三閾值范圍內變化； 固定柵極與STI之間的距離SA，使STI的寬度(Y方向)SA_y在第四閾值范圍內變化。
7.根據權利要求6所述的方法,其特征在于,所述第一閾值范圍為O.34 μ m 5 μ m。
8.根據權利要求6所述的方法，其特征在于，所述第二閾值范圍為O.21 μ m 5 μ m。
9.根據權利要求6所述的方法，其特征在于，所述第三閾值范圍為O.6 μ m 5 μ m。
10.根據權利要求6所述的方法，其特征在于，所述第四閾值范圍為O.21 μ m 5 μ m。
全文摘要
本發明提供一種MOS器件的建模方法，包括建立定義與STI相關的尺寸的一組參數，其中至少一個參數定義了STI的寬度或者柵寬方向上到STI的距離；建立所述一組參數對閾值電壓和遷移率的影響的解析模型，所述解析模型包含待確定的系數；對使用特定工藝制作的不同尺寸的MOS器件進行特性測試，獲得測試數據；根據所述測試數據確定所述解析模型的系數。采用本發明提供的模擬器件的方法，所得到的模擬特性數值與器件的實測數值更加接近，準確性更高。
文檔編號G06F17/50GK102646147SQ20121012308
公開日2012年8月22日 申請日期2012年4月24日 優先權日2012年4月24日
發明者卜建輝, 梅博, 畢津順, 羅家俊, 韓鄭生 申請人:中國科學院微電子研究所