用于時鐘選通的機制的制作方法
【專利摘要】本文描述了用于時鐘選通的機制。時鐘生成電路通過集成電路封裝內的時鐘信號分布網絡提供時鐘信號。時鐘信號分布網絡內的選通元件禁用到時鐘信號分布網絡的一個或更多個部分的時鐘信號。當時鐘信號被禁用時，數字鎖定環路(DLL)保持設置而不跟蹤。
【專利說明】用于時鐘選通的機制
[0001]
【技術領域】
[0002]本發明的實施例涉及用于管理時鐘信號的分布的技術。更具體地說，本發明的實施例涉及用于通過多組件封裝(MCP)內的接口選擇性地禁用時鐘信號的分布的技術。
【背景技術】
[0003]邏輯電路通常并不是始終處活動的。降低功耗的一種方案是停用或者減慢或以其它方式更改未在使用中的邏輯電路的操作狀態以降低功耗。為實現降低功耗目的，各種技術已被開發以控制操作狀態。
【專利附圖】
【附圖說明】
[0004]在附圖中，本發明的實施例以示例方式而不是限制方式示出，圖中，相似的標號表示類似的元件。
[0005]圖1是在至少兩個芯片之間具有封裝上輸入/輸出(OPIO)接口的多芯片封裝(MCP)的一個實施例的框圖。
[0006]圖2是具有可選擇性地禁用的分布式時鐘信號的接口的一個實施例的框圖。
[0007]圖3是具有可選擇性地禁用的分布式時鐘信號的接口的一個實施例的框圖。
[0008]圖4是利用有效時鐘信號的一實施例的示例時序圖。
[0009]圖5是電子系統的一個實施例的框圖。
[0010]圖6是數據傳送的示例時序圖。
[0011]圖7是具有合并脈沖的數據傳送的示例時序圖。
【具體實施方式】
[0012]在下面的描述中，陳述了許多特定細節。然而，實現本發明的實施例可無需這些特定的細節。在其它情況下，公知的電路、結構和技術未詳細示出以免混淆對此描述的理解。
[0013]本文中所述是通過在具有極低功率、面積和等待時間的多芯片封裝(MCP)中的芯片之間提供極高帶寬I/o來解決常規I/O接口的問題的封裝上I/O (OPIO)接口。與常規I/O相比，OPIO例如可用于以每帶寬效率每比特和面積更低能量級將處理器互連到MCP中的存儲器(SRAM/DRAM/其它存儲器)、另一過程、芯片集、圖形處理器或任何其它芯片。
[0014]本文中所述接口的各種實施例包括一個或更多個以下組件:(I)在具有相對小的管芯到管芯間隙的MCP中的IC芯片之間的單端高速I/O接口(例如，CMOS接口)；⑵無端接或極弱端接并且無均衡的阻抗調諧的傳送器(例如，CMOS傳送器)和接收器；(3)用于具有長度匹配的路由選擇以最小化或消除每引腳抗扭斜的信號集群的轉發的時鐘信號；和/或(4)降低的靜電放電(ESD)保護以提供更低的墊(pad)電容和更高的數據率。
[0015]MCP中的緊密芯片組裝允許非常短的長度匹配的I/O跡線，這又允許本文中描述的OPIO體系結構使用簡化的單端I/O和計時電路在高帶寬運行以降低功率、面積和等待時間。在一個實施例中，具有最小凸起間距的高速單端I/o降低了用于要求的帶寬的凸起限制硅面積。
[0016]在一個實施例中，無或弱接收器端接和無均衡的CMOS傳送器和接收器的使用能夠降低I/o功率。由于降低時鐘功率的仔細的長度匹配的路由選擇，能夠實現具有每信號集群的轉發的時鐘和無每引腳抗扭斜的簡化計時。因此，本文中所述OPIO體系結構以極低功率、面積和等待時間在芯片之間提供聞帶寬。具有OPIO的MCP提供廣品、過程和管芯面積靈活性而無顯著的功率和面積開銷。本文中的OPIO體系結構也能夠擴展成具有完全ESC保護用于更低數據率的小型移動應用的緊密離散封裝。多級(例如，M-PAM)信令能夠在更高數據率用于抑制時鐘頻率。
[0017]圖1是在至少兩個芯片之間具有封裝上輸入/輸出(OPIO)接口的多芯片封裝(MCP)的一個實施例的框圖。圖1的示例示出具有接口的兩個芯片；然而，封裝內任何數量的芯片能夠使用本文中所述技術互連。
[0018]封裝100可以是可包含多個集成電路芯片的任何類型的封裝。在圖1的示例中，封裝100包含芯片120和芯片140。這些芯片例如可以是處理器、存儲器芯片、圖形處理器
坐寸ο
[0019]在一個實施例中，芯片120包括OPIO傳送器125和OPIO接收器130。類似地，芯片140包括OPIO傳送器145和OPIO接收器150。傳送器125與接收器150耦合，并且傳送器145與接收器130耦合。
[0020]在一個實施例中，在芯片120與芯片140之間的間隙175相對小。在一個實施例中，間隙175不到20毫米。在一個實施例中，間隙175不到10毫米。在一個實施例中，間隙175大約為3毫米。在其它實施例中，間隙175可不到3毫米。通常，間隙175越小，在芯片之間可提供的帶寬越大。
[0021]在一個實施例中，在傳送器125與接收器150之間及在傳送器145與接收器130之間的接口是單端相對高速的接口。在一個實施例中，接口是在芯片120與芯片140之間的CMOS接口。在一個實施例中，傳送器125和145是阻抗匹配的CMOS傳送器，并且不提供端接或均衡。在一個實施例中，傳送器125和145是阻抗匹配的CMOS傳送器，并且提供極弱的端接和無均衡。
[0022]在一個實施例中，轉發的時鐘信號與信號的集群一起傳送。在一個實施例中，在傳送器與接收器之間提供長度匹配的路由選擇。在一個實施例中，為在芯片120與140之間的接口提供最小靜電放電(ESD)保護(小到70伏)。
[0023]在一個實施例中，使用本文中所述技術，在0ΡΙ0帶寬利用低時(例如，O到25%的峰值帶寬)可降低功耗。在一些實施例中，功率降低對讀等待時間無影響或者影響很小。
[0024]本文中所述技術例如適用于的高帶寬接口，所述高帶寬接口具有與在響應代理(例如，存儲器裝置)的時鐘域分開的請求代理(例如，處理器核)的時鐘域。在一個實施例中，可選擇性地禁用大部分傳送全局時鐘信號分布。在一個實施例中，僅為保持鎖相環(PLL)反饋建立所所要求的分布網絡的部分供電。在一個實施例中，PLL下游的一個或更多個元件(例如，傳送本地分布、轉發的時鐘、接收時鐘分布)禁用了時鐘信號。在一個實施例中，在時鐘信號輸入被禁用時，保持(凍結)延遲鎖定環路(DLL)設置，并且一旦時鐘啟用，DLL便變得可操作。
[0025]本文中所述體系結構的各種實施例可包括以下元件中的一個或更多個。選通元件可包括在時鐘信號分布網絡中以允許禁用到各種組件的時鐘信號。在一個實施例中，通過前置碼和/或后置碼利用選通轉發的時鐘信號。
[0026]可凍結一個或更多個DLL (例如，保存設置，但不跟蹤)，使得在禁用轉發的時鐘時能夠保持時鐘置于中心。在一個實施例中，可存在低功率模式的周期性禁用以重新鎖定DLL。提供了在接收側上識別有效時鐘脈沖的技術。在一個實施例中，處理器核可提供有效信號到接口的接收側以指示有效時鐘信號。
[0027]圖2是具有可選擇性地禁用的分布式時鐘信號的接口的一個實施例的框圖。在圖2的示例中，時鐘信號和對應的有效信號被用于數據線的每個集群。在一個實施例中，接口可以是上述OPIO接口的各種配置。
[0028]在一個實施例中，處理器200作為主裝置操作，并且裝置250作為從裝置操作。在備選實施例中，主從配置不是必需的，并且其它類型的裝置(例如，除處理器或存儲器之外)也可得到支持。處理器200包括操作以提供時鐘信號到處理器200和裝置250的鎖相環(PLL) 210。時鐘信號可通過時鐘分布網絡分布，時鐘分布網絡包括在處理器200與裝置250之間的接口內的線路。
[0029]在一個實施例中，接口包括數據(或控制)線的多個集群，每個集群具有來自PLL210的關聯時鐘信號。在一個實施例中，時鐘分布網絡包括選通電路以在整個時鐘分布網絡內選擇地禁用時鐘信號。在一個實施例中，時鐘分布網絡配置成具有多個級別的選通電路以選擇性地禁用時鐘信號。
[0030]本地時鐘選通指到在時鐘分布樹的葉的功能塊的時鐘信號的選通。在一個實施例中，禁用了數據路徑傳送器和接收器，并且除在傳送數據需要時以外，對每秒浮點運算次數(flops)進行時鐘選通。在一個實施例中，鏈路層使用來自處理器的寫數據有效信號選通寫路徑時鐘，并且接口的兩側均使用來自讀命令的計時器以啟用時鐘。
[0031]全局時鐘分布指網絡(通常延遲平衡以最小化在輸送到各級別的網絡的不同功能塊的時鐘邊緣之間的偏斜)將時鐘信號從其源(例如，PLL)分布到功能塊所處的條件。全局時鐘選通控制靠近時鐘源的分布網絡，但控制的方式將最小子集或“復制”分布留在原處以提供反饋路徑，以便PLL能夠保持鎖定。
[0032]由于可經常發布刷新，因此，在命令之間將請求集群斷電可能無效。在一個實施例中，通過始終保持請求集群活動來優化等待時間。在一個實施例中，在本地時鐘選通期間，禁用數據路徑傳送器和接收器，并且除需要傳送數據以外，對每秒浮點運算次數(flops)進行時鐘選通。鏈路層使用來自調度器的寫數據有效信號選通寫路徑時鐘，并且接口的兩側均使用來自讀命令的計時器以啟用時鐘。
[0033]在一個實施例中，在啟用全局時鐘選通時，只啟用傳送數據所要求的那些時鐘脈沖。類似地，在啟用轉發的時鐘選通而無全局時鐘選通時，只啟用傳送數據所要求的那些轉發的時鐘脈沖。在一個實施例中，對于如圖6所示數據的緩存線，要求10個脈沖，但也可支持其它配置，例如，具有用于更長數據突發的更多數據時鐘、更少前置碼或后置碼時鐘。
[0034] 使用10脈沖為例，前兩個脈沖是前置碼(610)以避免時鐘在相對長期間內一直低后在第一上升邊緣的降低，兩個脈沖可用于對有效數據之前的有效信號(620)的傳送進行采樣，四個脈沖可用于對數據(630)的8個傳送進行采樣，以及兩個脈沖可用于反串行化和緩沖器寫(640)。這只是一個示例，其它脈沖配置也可使用。圖6是用于此示例的時序圖的一個示例。在一個實施例中，可合并前置碼(710)、有效(720)和反串行化/緩沖器寫(740)脈沖用于間隔小于6個時鐘周期的多個數據傳送(730)。圖7是用于具有多個數據傳送的合并脈沖的此示例的時序圖的一個示例。
[0035]當利用轉發的時鐘選通時，時鐘信號只與數據一起發送。即使數據未在發送，DLL也定期要求時鐘信號保持置于中心。為確保DLL跟蹤操作條件，在處理器上(或別處)的計時器可通過可配置的間隔和時期生成DLL調整信號。雖然通過消除不必要的時鐘脈沖節省了大多數DLL功率，但能夠獨立啟用定期DLL調整以節省與調整相關聯的功率。
[0036]在一個實施例中，DLL調整信號是活動的，連續發送轉發的時鐘信號，并且在到DLL的時鐘路徑中不應用時鐘選通。接收集群可根據需要保持被選通以實現最大節能。在一個實施例中，DLL調整信號可在不到1%的時間是活動的。在一個實施例中，在請求分組中將DLL調整信號從處理器發送到存儲器。因此，在能夠將有效請求分組解碼時，在同步步驟后能夠暫停DLL調整。在一個實施例中，在同步步驟之前，持續生成時鐘信號。在一個實施例中，讀，寫和刷新業務通過DLL調整繼續，并且僅轉發的時鐘選通受到影響。
[0037]回到圖2，全局時鐘選通對205和215進行選通，這促使時鐘分布網絡的下游部分被選通，這選通了到OPIO傳送器的所有時鐘、跨OPIO接口的轉發的時鐘和在OPIO接收器的所有時鐘。
[0038]在一個實施例中，更高級別的時鐘信號選通能夠用于禁用到處理器200和/或裝置250的更大部分的時鐘信號。這能夠視為時鐘信號的更粗糙控制。更低級別的時鐘信號選通能夠用于禁用到處理器200和/或裝置250的更小部分的時鐘信號。圖2的示例提供兩個級別的時鐘選通；然而，任何數量的時鐘選通級別均可得到支持。
[0039]在一個實施例中，處理器200包括用于數據傳送的一個或更多個集群(例如，220、225、240、245 )和控制集群(例如，230 )。在一個實施例中，每個集群包括攜帶轉發的時鐘信號的線路(例如，用于傳送器225的時鐘信號線227)。在一個實施例中，每個集群也包括攜帶對應于轉發的時鐘信號的有效信號的線路。在一些實施例中，沒有用于有效信號的線路，或者它與數據、控制或其它信息時分復用。裝置250包括用于數據集群(例如，260、265、280、285)和用于控制集群(例如，270)的對應接收器電路。
[0040]時鐘選通電路205和215可用于禁用到一個或更多個集群的全局時鐘信號，每個集群具有一定數量的傳送器電路。在圖2的示例中，時鐘選通電路205操作以禁用到集群220和225的全局時鐘信號，并且時鐘選通電路215操作以禁用到集群240和245的時鐘信號。在一個實施例中，每個集群可還包括時鐘選通電路以禁用用于時鐘分布網絡的對應段的本地時鐘信號。
[0041]在一個實施例中，處理器200內的邏輯可以能夠確定數據何時將或者應該流過接口。此信息可用于選擇性地禁用未在使用中的時鐘分布網絡的所有或者部分以降低功耗。此信息也可用于控制有效線路228上的有效信號。在一個實施例中，此信息從處理器200中操作的協議級獲得。
[0042]在一個實施例中，不禁用到REQ集群230的時鐘信號。REQ集群230中的時鐘信號232和/或DLL刷新信號233可用于驅動REQ集群270中的DLL。DLL可用于跟蹤來自PLL 210的時鐘信號。通過在低功率操作期間不禁用到REQ集群的時鐘信號，從低功率模式退出所需的時間將得以降低，這是因為對齊第一處理器請求和裝置時鐘(例如，與跨FIFO的時鐘)以退出低功率模式所需要的訓練和/或跟蹤更少。
[0043]例如，時鐘選通電路205禁用下游時鐘信號時，傳送器220和225不再接收時鐘信號。類似地，由于時鐘信號被轉發，因此，接收器260和265也不接收時鐘信號。對于傳送器240和245和對于接收器280和285，時鐘選通電路215以類似方式操作。這是更粗顆粒或更高級時鐘選通的一個示例。
[0044]在一個實施例中，每個集群也包括本地時鐘選通電路以禁用可轉發到對應接收器的數據信號和/或禁用時鐘在與轉發的時鐘不相關聯的集群中起作用。在另一實施例中，可在逐個集群的基礎上禁用轉發的時鐘信號。這些是更精細顆粒或更低級時鐘選通的示例。
[0045]圖3是具有可選擇性地禁用的分布式時鐘信號的接口的一個實施例的框圖。在圖3的示例中，復制時鐘分布元件可用于提供反饋到PLL。此類復制時鐘分布允許PLL通過靠近實際全局時鐘分布的反饋環保持定時，由此允許全局分布減去要關斷的復制以便節能。保持PLL鎖定避免了在全局時鐘可用之前鎖定PLL的長時間延遲(例如，1-2 us)-此類延遲對性能具有不可接受的影響。在一個實施例中，接口可以是上述OPIO接口的各種配置。
[0046]在一個實施例中，處理器300作為主裝置操作，并且裝置350作為從裝置操作。在備選實施例中，主從配置不是必需的，并且其它類型的裝置(例如，除處理器或存儲器之外)也可得到支持。裝置350包括操作以提供時鐘信號到裝置350和提供轉發的時鐘到處理器300的鎖相環(PLL) 310。時鐘信號可通過時鐘分布網絡分布，時鐘分布網絡包括在裝置350與處理器300之間的接口內的線路。
[0047]在一個實施例中，接口包括數據(或控制)線的多個集群，其中每個集群具有來自PLL 310的相關聯時鐘信號。在一個實施例中，時鐘分布網絡包括選通電路以在整個時鐘分布網絡內選擇地禁用時鐘信號。在一個實施例中，時鐘分布網絡配置成具有多個級別的選通電路以選擇性地禁用時鐘信號。
[0048]在一個實施例中，更高級別的時鐘信號選通能夠用于禁用到處理器300和/或裝置350的更大部分的時鐘信號。更低級別的時鐘信號選通能夠用于禁用到處理器300和/或裝置350的更小部分的時鐘信號。圖3的示例提供兩個級別的時鐘選通；然而，任何數量的時鐘選通級別均可得到支持。
[0049]在一個實施例中，裝置350包括用于數據傳送的一個或更多個集群(例如，320、325、340、345 )。在一個實施例中，每個集群包括攜帶轉發的時鐘信號的線路(例如，用于傳送器325的時鐘信號線327和用于傳送器340的時鐘信號線342)。處理器300包括用于數據集群(例如，360、365、380,385)的對應接收器電路。
[0050]時鐘選通電路305和315可用于禁用到一個或更多個傳送器電路的時鐘信號。在圖3的示例中，時鐘選通電路305操作以禁用到集群320和325的時鐘信號，并且時鐘選通電路315操作以禁用到集群340和345的時鐘信號。在一個實施例中，每個集群可還包括時鐘選通電路以禁用用于對應段的時鐘信號。如上所述，可支持全局和本地時鐘選通。相反，當前技術用于在時鐘網絡的邊緣的計時，這限制了節能的程度。本文中所述技術因此提供更有效率和有效的時鐘選通體系結構。[0051]在一個實施例中，裝置350內的邏輯可以能夠確定數據何時將或者應該流過接口。此信息可用于選擇性地禁用未在使用中的時鐘分布網絡的所有或部分以降低功耗。在一個實施例中，此信息從裝置350中的操作的至少協議級獲得。
[0052]圖3的實施例包括復制時鐘分布電路390，該電路操作以通過完全啟用的時鐘分布網絡以模仿時鐘信號的分布的方式提供反饋到PLL 310。在一個實施例中，一個或更多個延遲元件接收來自PLL 310的時鐘信號，并且提供延遲的時鐘信號到PLL 310，其中，延遲等于在啟用時通過時鐘分布網絡的時鐘信號的往返延遲。
[0053]在一個實施例中，處理器300包括與以在圖2的示例中DLL相同方式操作的DLL。在圖3的示例中，DLL接收來自集群325的時鐘信號。在一些實施例中，可支持多個DLL。
[0054]圖4是用于利用有效時鐘信號的實施例的不例時序圖。傳送時鐘信號(TXCLK) 410提供可從傳送器電路(例如，圖3中的320)傳送到接收器電路(例如，圖3中的360)的示例時鐘信號。在一個實施例中，傳送時鐘信號包括對應于前置碼412、有效信號414、數據426及接收器后操作418的時鐘周期。任何數量的時鐘周期可用于任何這些階段。
[0055]置于中心的接收時鐘信號(RXCLK) 420是由接收裝置(例如，圖2中的裝置250)利用的時鐘信號，并且可如上所述利用DLL置于中心。數據有效信號430指示傳送的數據有效的時間期。其它數據比特440指示可跨本文中描述的接口傳送的其它數據。
[0056]圖5是電子系統的一個實施例的框圖。圖5所不電子系統旨在表不電子系統(有線或無線)的范圍，例如包括平板裝置、智能電話、臺式計算機系統、膝上型計算機系統等。備選電子系統可包括更多、更少和/或不同的組件。
[0057]圖5所示一個或更多個組件可利用本文中所述OPIO體系結構互連。例如，多個處理器芯片可互連，或者處理器和高速緩沖存儲器或動態隨機存取存儲器等。
[0058]電子系統500包括傳遞信息的總線505或其它通信裝置和耦合到總線505的可處理信息的處理器510。電子系統500可包括多個處理器和/或協處理器。電子系統500還可包括耦合到總線505的隨機存取存儲器(RAM)或其它動態存儲裝置520 (稱為存儲器)，并且可存儲可由處理器510執行的信息和指令。存儲器520也可用于在處理器510執行指令期間存儲暫時變量或其它中間信息。
[0059]電子系統500也可包括耦合到總線505、可存儲用于處理器510的靜態信息和指令的只讀存儲器(ROM)和/或其它靜態存儲裝置530。數據存儲裝置540可耦合到總線505以存儲信息和指令。諸如磁盤或光盤及對應驅動器的數據存儲裝置540可耦合到電子系統500。
[0060]電子系統500也可經總線505耦合到能夠是任何類型的顯示裝置的顯示裝置550，以便向用戶顯示信息，例如，觸摸屏。輸入裝置560可以是任何類型的接口和/或裝置以允許用戶提供輸入到電子系統500。輸入裝置可包括硬按鈕和/或軟按鈕、話音或揚聲器輸入，以便傳遞信息和命令選擇到處理器510。
[0061]電子系統500可還包括可用于支持電子系統500提供的功能性的傳感器570。傳感器570可例如包括陀螺儀、接近傳感器、光傳感器等。任何數量的傳感器和傳感器類型均可得到支持。
[0062]電子系統500還可包括網絡接口 580以提供到諸如局域網等網絡的接入。網絡接口 580例如可包括具有天線585的無線網絡接口，天線585可表示一個或更多個天線。網絡接口 580例如也可包括有線網絡接口以便經網絡電纜587與遠程裝置進行通信，網絡電纜587例如可以是以太網電纜、同軸電纜、光纖電纜、串行電纜或并行電纜。
[0063]在一個實施例中，網絡接口 580例如可通過符合IEEE 802.1lb和/或IEEE802.1lg和/或IEEE 802.1ln標準，提供到局域網的接入，和/或無線網絡接口例如可通過符合藍牙標準，提供到個人區域網絡的接入。其它無線網絡接口和/或協議也能夠得到支持。
[0064]IEEE 802.1Ib對應于1999年9月16日批準的名稱為“局域網和城域網，第11部分:無線LAN媒體接入控制(MAC)和物理層(PHY)規范:2.4 GHz頻帶中的高速物理層擴展”的IEEE Std.802.1 lb-1999及相關文檔。IEEE 802.1lg對應于2003年6月27日批準的題為“局域網和城域網，第11部分:無線LAN媒體接入控制(MAC)和物理層(PHY)規范，修改4:2.4 GHz頻帶中的進一步更高速率擴展”的IEEE Std.802.llg-2003及相關文檔。藍牙協議在 Bluetooth Special Interest Group, Inc.Associated 于 2001 年 2 月 22 日發布的“藍牙系統的規范:核心，版本1.1”中描述，并且藍牙標準的以前或后續版本也可得到支持。
[0065]作為經由無線LAN標準的通信的附加或替代，網絡接口 580可使用例如時分多址(TDMA)協議、全球移動通信系統(GSM)協議、碼分多址(CDMA)協議和/或任何其它類型的無線通信協議提供通信。
[0066]說明書中對“一個實施例”或“一實施例”的引用指結合該實施例描述的特定特征、結構或特性包括在本發明的至少一個實施例中。在說明書中各個位置出現的短語“在一個實施例中”不一定全部指同一實施例。
[0067]雖然本發明已根據若干實施例進行描述，但本領域的技術人員將認識到本發明不限于所述實施例，而是能夠通過在隨附權利要求的精神和范圍內的修改和變化來實踐本發明。本說明書因此要視為說明性的而不是限制性的。
【權利要求】
1.一種設備，包括: 時鐘生成電路，用于通過時鐘信號分布網絡提供時鐘信號； 所述時鐘信號分布網絡內的多個選通元件，所述選通元件用于禁用到所述時鐘信號分布網絡的一個或更多個部分的所述時鐘信號； 數字鎖定環路(DLL)，所述數字鎖定環路通過定期接收所述時鐘信號，在所述時鐘信號被禁用時保持設置而不跟蹤。
2.如權利要求1所述的設備，其中對應于所述DLL定期接收所述時鐘信號的時期是可配置的。
3.如權利要求1所述的設備，其中所述時鐘信號分布網絡安裝在集成電路封裝內。
4.如權利要求1所述的設備，其中所述選通元件提供全局級別的時鐘選通。
5.如權利要求1所述的設備，其中所述選通元件允許用于數據傳送的時鐘信號并且以其它方式選通所述時鐘信號。
6.如權利要求5所述的設備，其中用于所述數據傳送的所述時鐘信號包括前置碼時鐘脈沖、有效數據時鐘脈沖和后置碼時鐘脈沖。
7.如權利要求1所述的設備，其中所述時鐘生成電路包括鎖相環(PLL)。
8.如權利要求1所述的設備，其中所述時鐘信號分布網絡包括至少接口連接用于攜帶所述時鐘信號，另外其中所述接口連接是在第一管芯與第二管芯之間的接口的一部分，包括: 在所述第一管芯上的第一組單端傳送電路； 在所述第二管芯上的第一組單端接收器電路，其中所述接收器電路沒有端接并且沒有均衡；以及 在所述第一組傳送電路與所述第一組接收器電路之間的多個傳導線路，其中所述多個傳導線路的長度是匹配的。
9.如權利要求8所述的設備，其中所述多個選通元件包括: 第一級別的選通元件，耦合以禁用到所述第一組單端傳送電路的所述時鐘信號；以及 第二級別的選通元件，耦合以禁用到所述第一組單端接收器電路接收的線路的集群內的一個或更多個線路的所述時鐘信號。
10.如權利要求9所述的設備，還包括在一個或更多個所述接收器電路內的子選通元件，用于生成選擇數量的時鐘脈沖以寫和增大接收緩沖器。
11.如權利要求9所述的設備，還包括在一個或更多個所述接收器電路內的子選通元件，用于在對應于有效數據的時鐘脈沖之前生成選擇數量的時鐘脈沖。
12.如權利要求9所述的設備，其中所述第一管芯、所述第二管芯和所述多個傳導線路全部布置在單個集成電路封裝內。
13.如權利要求1所述的設備，還包括: 處理器核，耦合到所述時鐘信號分布網絡以接收所述時鐘信號； 與處理器核耦合的觸摸屏接口。
14.一種平板計算裝置，包括: 時鐘生成電路，用于通過集成電路封裝內的時鐘信號分布網絡提供時鐘信號； 所述時鐘信號分布網絡內的多個選通元件，所述選通元件用于禁用到所述時鐘信號分布網絡的一個或更多個部分的所述時鐘信號； 處理器核，耦合到所述時鐘信號分布網絡以接收所述時鐘信號； 與處理器核耦合的觸摸屏接口；以及 在所述時鐘信號被禁用時保持設置而不跟蹤的數字鎖定環路(DLL)。
15.如權利要求14所述的平板，其中所述時鐘生成電路包括鎖相環(PLL)。
16.如權利要求14所述的平板，其中所述時鐘信號分布網絡包括至少接口連接用于攜帶所述時鐘信號，另外其中所述接口連接是在第一管芯與第二管芯之間的接口的一部分，包括: 在所述第一管芯上的第一組單端傳送電路； 在所述第二管芯上的第一組單端接收器電路，其中所述接收器電路沒有端接并且沒有均衡；以及 在所述第一組傳送電路與所述第一組接收器電路之間的多個傳導線路，其中所述多個傳導線路的長度是匹配的。
17.如權利要求16所述的平板，其中所述多個選通元件包括: 第一級別的選通元件，耦合以禁用到所述第一組單端傳送電路的所述時鐘信號；以及 第二級別的選通元件，耦合以禁用到所述第一組單端接收器電路接收的線路的集群內的一個或更多個線路的所述時鐘信號。
18.如權利要求18所述的平板，還包括在一個或更多個所述接收器電路內的子選通元件，用于生成選擇數量的時鐘脈沖以寫和增大接收緩沖器。
19.如權利要求18所述的平板，其中所述第一管芯、所述第二管芯和所述多個傳導線路全部布置在單個集成電路封裝內。
20.—種系統,包括: 時鐘生成電路，用于通過集成電路封裝內的時鐘信號分布網絡提供時鐘信號； 所述時鐘信號分布網絡內的多個選通元件，所述選通元件用于禁用到所述時鐘信號分布網絡的一個或更多個部分的所述時鐘信號； 處理器核，耦合到所述時鐘信號分布網絡以接收所述時鐘信號； 與處理器核耦合的全向天線；以及 在所述時鐘信號被禁用時保持設置而不跟蹤的數字鎖定環路(DLL)。
21.如權利要求20所述的系統，其中所述時鐘生成電路包括鎖相環(PLL)。
22.如權利要求20所述的系統，其中所述時鐘信號分布網絡包括至少接口連接用于攜帶所述時鐘信號，另外其中所述接口連接是在第一管芯與第二管芯之間的接口的一部分，包括: 在所述第一管芯上的第一組單端傳送電路； 在所述第二管芯上的第一組單端接收器電路，其中所述接收器電路沒有端接并且沒有均衡；以及 在所述第一組傳送電路與所述第一組接收器電路之間的多個傳導線路，其中所述多個傳導線路的長度是匹配的。
23.如權利要求22所述的系統，其中所述多個選通元件包括: 第一級別的選通元件，耦合以禁用到所述第一組單端傳送電路的所述時鐘信號；以及第二級別的選通元件，耦合以禁用到所述第一組單端接收器電路接收的線路的集群內的一個或更多個線路的所述時鐘信號。
24.如權利要求23所述的系統，還包括在一個或更多個所述接收器電路內的子選通元件，用于生成選擇數量的時鐘脈沖以寫和增大接收緩沖器。
25.如權利要求22所述的系統，其中所述第一管芯、所述第二管芯和所述多個傳導線路全部布置在單個集成電路封裝內。
26.如權利要求22所述的系統，還包括耦合在所述時鐘生成電路的輸出與所述時鐘生成電路的輸入之間的復制環，在所述時鐘信號分布網絡的一個或更多個部分被禁用時，所述復制環提供時鐘反饋信號到所述時鐘生成電路。
27.如權利要求20所述的系統，還包括: 處理器核，耦合到所述時鐘信號分布網絡以接收所述時鐘信號； 與處理器核耦合的觸 摸屏接口。
【文檔編號】G06F1/04GK103999011SQ201180075723
【公開日】2014年8月20日 申請日期:2011年12月22日 優先權日:2011年12月22日
【發明者】R.B.奧斯博恩, S.S.庫利克, E.弗蘭孔, T.P.托馬斯 申請人:英特爾公司