專利名稱：高速數據傳輸裝置的制作方法
技術領域：
本實用新型涉及數據傳輸領域，尤其是涉及一種高速數據傳輸裝置。
背景技術：
現代通信及多媒體技術的發展，對于數據的高速傳輸提出了更高的要求。傳統的并行傳輸接口已經不能滿足海量數據的高速傳輸需求，而單端的傳輸方式受到噪聲的影響，其傳輸速度只能達到250Mbps，遠遠不能滿足當前數據傳輸中上G比特的傳輸要求。
實用新型內容本實用新型采用的技術方案是針對現有技術中存在的問題，提供一種高速數據傳輸裝置，通過數據打包單元、數據解析單元、控制單元配合高速串行收發器工作實現數據高速傳輸過程。為達到上述目的，本實用新型采用的技術方案是一種高速數據傳輸裝置，包括高速串行收發器、數據打包單元、數據解析單元、控制單元，所述控制單元第一端口、控制單元第二端口分別與數據打包控制單元第一端口、高速串行收發器第一端口連接，所述控制單元第三端口與所述數據解析單元第一端口雙向通訊連接，所述數據打包單元第二端與高速串行收發器第二端口連接，所述數據解析單元第二端口與高速串行收發器第三端口連接，所述數據打包單元第三端口作為傳輸裝置第一端口，所述控制單元第四端口作為傳輸裝置第二端口，所述數據解析單元第三端口作為傳輸裝置第三端口，所述高速串行收發器第四端口作為傳輸裝置第四端口，所述高速串行收發器第五端口作為傳輸裝置第五端口。所述數據打包單元包括編碼器、發送FIFO電路、封裝電路，編碼器輸入端口作為數據打包單元第三端口，編碼器輸出端口、發送FIFO電路、封裝電路一輸入端口依次順序連接，封裝電路另一輸入端口與控制單元第一端口連接，封裝電路輸出端作為數據打包單元第二端口，封裝電路輸出端口與高速串行收發器連接。所述數據解析單元包括解析電路、接收FIFO電路、解碼器，解析電路一輸入端口與控制單元第三端口連接，解析電路另一輸入端口作為數據解析單元第二端口與高速串行收發器第三端口與連接，解析電路輸出端口、接收FIFO電路、解碼器輸入端口依次順序連接，解碼器輸出端口作為數據解析單元第三端口。所述高速串行收發器是RocketIO模塊。從上述本實用新型的結構特征可以看出，其優點是通過數據打包單元、數據解析單元、控制單元配合高速串行收發器工作實現數據高速傳輸過程，在控制單元信號控制中，數據打包單元按照簡單自定義協議將數據打包為串行數據，通過高速串行收發器將串行數據變換為并行信號通過傳輸裝置第四端口輸出；差分信號通過傳輸裝置第五端口輸入，通過高速串行收發器將并行數據轉換為串行數據，最后通過數據解析單元進行數據解析。這個過程實現兩點之間的高速簡單通信，傳輸效果
3可以到達上G比特。
本實用新型將通過例子并參照附圖的方式說明，其中圖1是本裝置結構原理圖；圖2是數據打包單元結構原理圖；圖3是數據解析單元結構原理圖。
具體實施方式
為了使本實用新型的目的、技術方案及優點更加清楚明白，
以下結合附圖及實施例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本實用新型，并不用于限定本實用新型。優選實施例FPGA由于其自身的可重復設計特點，可以很好的支持目前各種類型的串行通信協議，各大FPGA廠商都推出了嵌入式的高速串行模塊。高速串行收發器(RocketIO模塊)正是Xilinx公司在其FPGA中嵌入的高速串行通信模塊，采用兩對差分對來進行數據的發送和接收，可實現兩個單工或一對全雙工的數據傳輸。高速串行收發器采用時鐘恢復電路、8B/10B線路編解碼、預加重技術、通道綁定、字符檢測等技術，大大減少了噪聲的干擾、信號的延遲、時鐘的扭曲，其傳輸速度能達到10(ibpS以上。如圖1所示，本裝置包括高速串行收發器、數據打包單元、數據解析單元、控制單元，所述控制單元第一端口、控制單元第二端口分別與數據打包控制單元一輸入端口、高速串行收發器第一端口連接，所述控制單元第三端口與所述數據解析單元一端口雙向通訊連接，所述數據打包單元輸出端與高速串行收發器第二端口連接，所述數據解析單元另一輸入端口與高速串行收發器第三端口連接，所述數據打包單元另一輸入端口作為傳輸裝置(全稱是高速數據傳輸裝置)第一端口，所述控制單元第四端口作為傳輸裝置第二端口，所述數據解析單元輸出端口作為傳輸裝置第三端口，所述高速串行收發器第四端口作為傳輸裝置第四端口，所述高速串行收發器第五端口作為傳輸裝置第五端口。傳輸裝置第一端口接收數據及控制總線接口發送數據流信息，傳輸裝置第二端口接收數據及控制總線接口發送控制信息，傳輸裝置第三端口發送數據流信息給數據及控制總線接口。傳輸裝置第四端口、第五端口都采用差分對的形式，其中傳輸裝置第四端口為發送差分端(包括TXP端口和TXN端口)發送差分信號，傳輸裝置第五端口為接收差分端(包括RXP端口和RXN端口)接收差分信號，在發送差分端與接收差分端之間采用點對點的連接結構，差分信號經過編碼，消除信號序列中直流分量，從而可以提高噪聲容限。同時，接受到的數據中可以恢復出時鐘，信號中攜帶時鐘，解決了信號偏移問題。高速串行通信技術更低的成本已經取代并行通信方式成為光纖通信、圖像處理、海量存儲、測試設備等領域的主要傳輸標準。其中本設計采用Xilinx公司的FPGA (型號)(C5VSX50T)實現數據打包單元、數據解析單元、控制單元。如圖2所示，數據打包單元包括編碼器、發送FIFO電路、封裝電路，編碼器輸入端口作為數據打包單元第三端口，編碼器輸出端口、發送FIFO電路、封裝電路一輸入端口依次順序連接，封裝電路另一輸入端口與控制單元第一端口連接，封裝電路輸出端作為數據打包單元第二端口，封裝電路輸出端口與高速串行收發器連接。如圖3所示，數據解析單元包括解析電路、接收FIFO電路、解碼器，解析電路一輸入端口與控制單元第三端口連接，解析電路另一輸入端口作為數據解析單元第二端口與高速串行收發器第三端口與連接，解析電路輸出端口、接收FIFO電路、解碼器輸入端口依次順序連接，解碼器輸出端口作為數據解析單元第三端口。控制單元通過邏輯門電路接收數據及控制總線接口的控制信號，控制單元的輸出的控制信號控制數據打包單元是否將數據傳輸給高速串行收發器或者數據解析單元數據是否將數據傳輸給接收FIFO電路。1、數據打包工作過程數據及控制總線接口將輸出的Sbit原始數據經過CRC編碼后，通過傳輸裝置第一端口將數據送入數據打包單元的編碼器中，然后在通過發送FIFO電路、封裝電路處理，同時數據及控制總線接口產生控制信號通過控制單元將數據打包單元(控制單元通過具體控制封裝電路)形成的數據流傳入高速串行收發器，經過高速串行收發器并串轉換后，通過高速串行收發器的發送差分端(傳輸裝置第四端口)將數據輸出，其中編碼器采用8b/10b編碼器；封裝電路是按照規定協議(本協議包括數據幀結構，對齊SP和空閑idle，其中數據幀結構包括幀頭SF、數據幀、幀尾EF，這種簡單的自定義協議是為了實現兩點之間的簡單通信，因此不需要地址、校驗等其他控制信息)進行數據封裝。2、數據解析工作過程從高速串行收發器接收差分端(傳輸裝置第五端口)接收到的數據經過串并轉換后，將數據輸入數據解析單元得解析電路中，其中解析電路解析輸入數據(去掉幀頭、幀尾、空閑字符)得到的原始數據信息。高速串行收發器的接收差分端(傳輸裝置第五端口)將接收的數據經過串并轉換后，依次通過解析電路、接收FIFO電路、解碼器處理，最后解碼器輸出的數據經過CRC校驗后，通過傳輸裝置第三端口送入數據及控制總線接口，其中解析電路解析輸入數據(去掉幀頭、幀尾、空閑字符)得到的原始數據信息，同時控制單元接收數據及控制總線接口的控制信號，控制解析電路將輸出數據發送給接收FIFO電路。解碼器采用的是8B/10B編解碼器。本說明書中公開的所有特征，除了互相排斥的特征以外，均可以以任何方式組合。本說明書(包括任何附加權利要求、摘要和附圖)中公開的任一特征，除非特別敘述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個特征只是一系列等效或類似特征中的一個例子而已。
權利要求1.一種高速數據傳輸裝置，包括高速串行收發器，其特征在于還包括數據打包單元、數據解析單元、控制單元，所述控制單元第一端口、控制單元第二端口分別與數據打包控制單元第一端口、高速串行收發器第一端口連接，所述控制單元第三端口與所述數據解析單元第一端口雙向通訊連接，所述數據打包單元第二端與高速串行收發器第二端口連接，所述數據解析單元第二端口與高速串行收發器第三端口連接，所述數據打包單元第三端口作為傳輸裝置第一端口，所述控制單元第四端口作為傳輸裝置第二端口，所述數據解析單元第三端口作為傳輸裝置第三端口，所述高速串行收發器第四端口作為傳輸裝置第四端口，所述高速串行收發器第五端口作為傳輸裝置第五端口。
2.根據權利要求1所述的高速數據傳輸裝置，其特征在于所述數據打包單元包括編碼器、發送FIFO電路、封裝電路，編碼器輸入端口作為數據打包單元第三端口，編碼器輸出端口、發送FIFO電路、封裝電路一輸入端口依次順序連接，封裝電路另一輸入端口與控制單元第一端口連接，封裝電路輸出端作為數據打包單元第二端口，封裝電路輸出端口與高速串行收發器連接。
3.根據權利要求1所述的高速數據傳輸裝置，其特征在于所述數據解析單元包括解析電路、接收FIFO電路、解碼器，解析電路一輸入端口與控制單元第三端口連接，解析電路另一輸入端口作為數據解析單元第二端口與高速串行收發器第三端口與連接，解析電路輸出端口、接收FIFO電路、解碼器輸入端口依次順序連接，解碼器輸出端口作為數據解析單元第三端口。
4.根據權利要求1至3中之一所述的高速數據傳輸裝置，其特征在于所述高速串行收發器是RocketIO模塊。
專利摘要本實用新型涉及一種數據傳輸領域，尤其是涉及高速數據傳輸裝置。本實用新型采用的技術方案是針對現有技術中存在的問題，提供一種基于高速數據傳輸裝置，通過數據打包單元、數據解析單元、控制單元配合高速串行收發器工作實現數據高速傳輸過程。本裝置包括高速串行收發器、數據打包單元、數據解析單元、控制單元，各個單元正確連接后實現本裝置功能。本實用新型主要應用于高速數據傳輸領域。
文檔編號G06F13/40GK202331445SQ20112045312
公開日2012年7月11日 申請日期2011年11月16日 優先權日2011年11月16日
發明者朱磊 申請人:四川九洲電器集團有限責任公司