專利名稱：具有多個電源和/或多個低功率模式的存儲器的制作方法
技術領域：
本發明主要地涉及具有多個電源和/或多個低功率模式的存儲器領域。更具體而言，實施例涉及用于運用一個或者多個電源的存儲器系統和/或用于減少由存儲器和在運用該存儲器的系統中(例如由操作電路或者通過泄漏電流)消耗的功率的電路、架構、裝置、系統、方法和算法。
背景技術：
常規存儲器芯片一般包括外圍控制邏輯和至少一個包括多個存儲器單元的存儲器陣列。在一些芯片中，存儲器控制邏輯經由轉譯電路(例如電壓轉換器)耦合到存儲器陣列。轉譯電路將來自外部電源的一個固定電源電壓轉換成適合于存儲器陣列的不同操作電壓。通常，存儲器單元在最小可靠操作電壓操作以用于存儲和擦除信息。在某些實施例中，電源各自由外部電源提供。如圖IA的系統10中所示，在電源線55上從電源50向存儲器芯片12提供第一固定電壓Vra。在功率軌25上向芯片12的外圍區域20中的邏輯電路和轉譯區域30中的電壓轉譯電路(未示出)提供電壓VCC1。電壓轉譯電路(例如兩級電平移位電路)一般被配置成將第一電壓Vra增加或者減少至來自存儲器陣列40中的功率軌45的第二固定電壓 Vrc2，其中功率軌45上的電壓VraF同于外圍區域20中的電壓Vra。在某些常規系統中，向存儲器陣列40提供的電壓Ncc2大于向外圍電路20提供的電壓Vra。經由電壓電源線35向轉譯區域30中的電壓轉譯電路提供的電壓\C2 一般是存儲器陣列40中的存儲器單元(未示出)可以存儲和擦除信息的最小可靠操作電壓。然而轉譯區域30中的典型的兩級轉譯電路引入延時(例如用于將向外圍區域20供應的處于電SVra的信號轉換成用于存儲器陣列的處于電壓\C2的信號的時間)。圖IB圖示了包括存儲器控制器70、系統電源50、電平移位器(L/幻32和存儲器芯片16的替選系統57。系統電源50向存儲器控制器70提供功率。在這樣的系統中，存儲器芯片16可能需要比系統電源50提供的電源電壓更大的電源電壓。電平移位器32在來自存儲器控制器70的系統控制信號72 (比如讀取使能信號或者寫入使能信號)與至存儲器芯片16的輸入18之間，位于存儲器芯片16以外。在一些情況下，需要多個電平移位器 32。電平移位器32消耗大量板區域或者片上系統(SOC)區域并且增添大量延遲，因而讓系統設計者不堪重負。
圖IC圖示了利用電源50向存儲器芯片14提供功率的第二常規存儲器系統60。 具體而言，電源50經過電源線65向外圍電路22和存儲器陣列42這兩者提供固定電壓Ncc。 存儲器芯片14 一般被配置成在比在外圍區域22中的邏輯和/或在存儲器陣列42中的單元(未示出)為了保持數據而需要的最小電壓更大的電壓(例如Vrc)的電壓操作。因而外圍區域22或者存儲器陣列42中的電路可以在比它的最小所需操作電壓更大的電壓操作。 在比最小所需電壓更大的電壓的操作電路增加電路的功率消耗并且減少電路的效率。僅針對背景信息而提供“背景技術”這一節。在這一“背景技術”中的陳述并未承認在“背景技術”這一節中公開的主題內容構成本公開內容的現有技術，并且“背景技術”這一節的任何部分都不可以用來承認本說明書的包括“背景技術”這一節的任何部分構成本公開內容的現有技術。
發明內容
本發明的實施例涉及用于具有多個電源和/或多個低功率和/或泄漏減少模式的存儲器的電路、架構、裝置、系統、方法、算法和軟件。在一個方面中，該電路主要包括在第一電壓操作的外圍電路；在第二電壓操作的存儲器陣列；以及轉譯電路，配置成從處于第一電壓的外圍電路接收輸入并且向處于第二電壓的存儲器陣列提供輸出，轉譯電路還被配置成防止在存儲器的標準操作模式期間泄漏。架構和/或系統一般包括如下架構和/或系統，該架構和/或系統包括體現這里公開的發明概念中的一個或者多個發明概念的電路。在另一方面中，該電路主要包括從外圍功率軌接收第一電壓的外圍電路；從存儲器陣列功率軌接收第一電壓或者第二電壓的存儲器陣列；在存儲器陣列中的接地平面與外部接地電勢之間串聯耦合的二極管或者偏置源；以及耦合到存儲器陣列中的接地平面和外部接地電勢的泄漏減少開關，該泄漏減少開關被配置成在存儲器在標準操作模式中時將二極管或者偏置源旁路。一般而言，關斷泄漏減少開關將存儲器置于泄漏減少模式中。在更多實施例中，一個或者多個掉電(power-down)開關可以被配置成在各種掉電模式中從對應一個電源(或者多個電源)(至少部分)斷開外圍功率軌和/或存儲器陣列功率軌。方法主要包括在來自第一功率軌的第一電壓操作外圍電路；在第一電壓或者第二電壓操作存儲器陣列，第二電壓不同于第一電壓，并且存儲器陣列耦合到第二功率軌；當存儲器陣列在第一電壓操作時的標準操作模式期間耦合第一功率軌和第二功率軌，否則不耦合第一功率軌和第二功率軌；以及在掉電或者泄漏減少模式期間通過將在存儲器陣列中的接地平面與第二功率軌之間的電壓差減少預定數量來減少存儲器陣列中的泄漏。本公開內容有利地提供如下電路，該電路用于向存儲器芯片提供多個功率電平、 用于減少供給外圍電路和/或存儲器陣列的功率(例如操作電壓)、用于將處于外圍電壓的信號轉譯成存儲器陣列電壓而未消耗大量附加區域或者引入電流泄漏、用于相對于常規轉譯電路減少這樣的信號轉譯的延時(該延時在高頻設計中可能特別有害；例如見圖IB至圖IC的實施例)以及用于減少存儲器陣列中和/或在存儲器陣列與外圍電路之間的電流泄漏。更具體而言，本公開內容提供具有多個功率和/或泄漏減少模式和/或低系統功率 (例如VDD)操作的雙電源存儲器，同時消除在存儲器陣列接口處的常規電平移位電路。除了減少存儲器中的外圍電路消耗的功率之外，本公開內容由于雙電源架構而減少總系統功率消耗，這是因為可以使用相對低的系統電源電壓。本公開內容還提供可以用單個電源操作并且具有多個功率減少和/或泄漏減少模式的存儲器。本發明的這些和其它優點將從優選實施例的以下具體描述中變得容易清楚。
圖IA至圖IC是示出了常規存儲器系統的圖。圖2是根據本公開內容的例子的存儲器的管腳(或者輸入/輸出)圖。圖3是圖示了用于圖2的存儲器的功率減少和/或電流泄漏減少方法或者模式的時序圖。圖4是圖示了根據本公開內容的包括雙電源的第一存儲器系統的圖。圖5是根據圖4的存儲器系統的存儲器的更具體圖。圖6A是根據圖5的存儲器的轉譯電路的框圖。圖6B是根據圖6A的轉譯電路的示意圖。圖7是根據圖4的存儲器的讀取電路的圖。圖8A至圖8B是圖示了根據本公開內容的具有單個電源的存儲器系統的圖。圖9A至圖9B是圖示了根據本公開內容的向存儲器的外圍電路和存儲器陣列提供不同電壓的存儲器系統的圖。圖IOA至圖IOB是圖示了根據本公開內容的具有各種功率和/或泄漏減少模式的存儲器系統的圖。圖11是示出了根據本公開內容的進入掉電和/或泄漏減少操作模式的方法的流程圖。
具體實施例方式現在將具體參照本發明的各種實施例，在附圖中圖示了這些實施例的例子。盡管將結合下文提供的實施例描述本發明，但是實施例并非旨在于限制本發明。恰相反，本發明旨在于覆蓋可以包括在如所附權利要求限定的本發明范圍內的替選、修改和等同方案。另外，在本發明的下文具體描述中，闡述諸多具體細節以便提供對本發明的透徹理解。然而， 在沒有這些具體細節的情況下仍然可以實現本發明。在其它實例中，未具體描述公知方法、 流程、部件和電路以免不必要地使本發明的方面難以理解。在計算機、處理器、控制器和/或存儲器內的對數據位、數據流或者波形的操作的過程、流程、邏輯塊、功能塊、處理和其它符號表示方面呈現下文具體描述的一些部分。這些描述和表示一般由數據處理領域的技術人員用來向本領域其他技術人員有效傳達他們的工作的實質。過程、流程、邏輯塊、功能、操作等這里并且一般視為實現所需和/或預計結果的自身一致的步驟或者指令序列。步驟一般包括對物理數量的物理操縱。這些數量雖然未必但是通常采用能夠在計算機、數據處理系統或者邏輯電路中存儲、傳送、組合、比較和以別的方式操縱的電、磁、光學或者量子信號的形式。主要鑒于普遍用法而將這些信號稱為位、波、波形、流、值、要素、符號、字符、項、數等已經證實有時是便利的。所有這些術語和相似術語與適當物理數量關聯并且僅為適用于這些數量的便利標注。除非另有具體明示和/或如從以下討論中清楚，否則理解在本申請全文中利用諸如 “處理”、“操作”、“計算”、“確定”等術語的討論指代對表示為物理(例如電子)數量的數據
7進行操縱和變換的計算機、數據處理系統、邏輯電路或者相似處理設備(例如電、光學或者量子計算或者處理設備)的動作和過程。這些術語指代將系統或者架構的部件(例如寄存器、存儲器、其它這樣的信息存儲、傳輸或者顯示設備等)內的物理數量操縱或者變換成相似地表示為相同或者不同系統或者架構的其它部件內的物理數量的其它數據的處理設備的動作、操作和/或過程。另外，為求便利和簡化，術語“時鐘”、“時間”、“周期”和“頻率” 一般這里可互換使用，但是一般被給予它們的本領域公認含義。也為求便利和簡化，術語“數據”和“波形”和 “信息”可以如術語“連接到”、“與……耦合”、“耦合到”和“與……連通”(除非術語的使用上下文另有明示，否則這些術語也指代在連接、耦合和/或通信單元之間的直接和/或間接關系)可以的那樣可互換使用，但是這些術語也一般被給予它們的本領域公認含義。下文將關于各種實施例更具體說明在本發明的各種方面中的本發明。具有多個電源的第一存儲器圖2示出了根據本公開內容的接收雙電源的存儲器100。存儲器100可以是芯片 (例如經封裝的單片裸片)、在共同半導體襯底上的電路塊或者電路模塊等。第一電源端子 101接收用于存儲器100的外圍區域的第一電壓VDDS，而第二電源端子102接收用于存儲器陣列的第二電壓VDDMC。在各種實施例中，VDDMC (可以例如從0. 9V到5V)大于VDDS (可以例如從0. 8V到3. 3V)。掉電端子103、104和105 (PDWN,PDLVMC和PDFVSSM)控制各種掉電模式和/或泄漏減少模式。在一個實施例中，存儲器100包括具有雙電源架構的同步兩端口(例如在 DIN[n:0]端子114的數據輸入端口和在DOUT[η:0]端子115的數據輸出端口)存儲器。在其它實施例中，存儲器100可以為單端口或者多端口(例如3個、4個或者更多端口)的。此外，存儲器100也可以是異步的(例如關于所有端口或者僅在某些預定端口之間)。例如在 4端口存儲器中，兩個讀取端口中的每個讀取端口可以關于彼此同步，但是關于兩個寫入端口中的每個寫入端口異步(并且反之亦然)。例如可以在任何常規CMOS制造工藝(例如 TSMC40nm、65nm或者90nm工藝等)上制造存儲器100。在一個實施例中，存儲器陣列利用第一電源(例如VDDMC)，而存儲器接口和/或控制電路(例如外圍電路)利用第二電源(例如VDDS)。多電源架構有助于低系統功率要求并且減少待機泄漏。具有多個電源的本存儲器100通過使用低延時電壓轉譯電路來使一般在常規存儲器系統中所見的電平移位要求最小，由此允許VDDS少于VDDMC(在各種實施例中至少于0. 35V ；在其它實施例中VDDS比VDDMC低0. 35V以上)以便使外圍電路的效率最大而使其中的功率和/或電流消耗最小。對于低泄漏要求，多電源存儲器100可以通過斷開外圍電源端子VDDS (例如通過將VDDS端子101連接到可以關斷或者斷電的系統電壓島) 來使存儲器/外圍電路接口電流泄漏最小，而用于存儲器陣列電源的VDDMC端子102保持連接到第二電源。另外，可以通過外部控制向VDDS端子101和/或VDDMC端子102供應的功率、通過控制存儲器陣列接地平面(例如經過VSSM端子106)或者通過內部減少在VDDMC 端子102的存儲器陣列電源電壓來使存儲器陣列中的電流泄漏最小，同時又保持存儲器陣列中的數據。在一些實施例中，存儲器100使用單個電源來操作。外部電源因此可以分別連接到VDDS端子101和VDDMC端子102 二者。然而當存儲器陣列包括易失性存儲器單元(例如靜態RAM)并且需要數據留置時單電源實施例一般不能完全斷電。然而，單電源實施例可以通過將存儲器100中的某些內部電路部分地掉電來減少存儲器陣列操作電壓和存儲器100 消耗的功率。在替選實施例中，存儲器100可以具有三個或者更多電源(例如如果外圍區域中的邏輯電路被配置成在多個電壓操作)。例如，輸入信號接收電路(比如輸入緩沖器或者寄存器)可以在一個電壓操作，而其它外圍電路(比如邏輯門或者地址解碼器)可以被配置成在不同電壓操作。在這樣的實施例中，附加的電壓轉譯電路用來將信號在一個外圍功率域中的電壓轉換成在另一外圍功率域中的電壓。VDDS端子101接收為存儲器100的外圍區域中的外圍(例如控制和輸入/輸出 [I/O])電路提供功率的第一電壓(例如VDD)，而VDDMC端子102接收向存儲器陣列提供功率的第二電壓(例如VDDMC)。一般而言，在與向VDDMC端子102施加電壓相同的時間或者之后施加在VDDS端子101的電壓(例如通過在接收向VDDMC端子102施加的電壓的上電重置電路生成激活的輸出信號之后閉合圖4中的開關152)。VSS端子107接收用于外圍電路(并且在一個實施例中用于整個存儲器100)的接地電源。VSSM端子106接收信號，該信號控制或者實施(如這里描述的)一個或者多個泄漏減少模式，這允許用戶最優偏置存儲器陣列電壓以使電流泄漏最小。在一些實施例中，在VSSM端子106的信號控制用于存儲器陣列的接地平面。當不希望存儲器100中的泄漏減少時，VSSM端子106可以保留為未連接。RCLK端子108和WCLK端子109分別接收讀取時鐘和寫入時鐘。NRE端子110和 NWE端子111分別接收讀取使能信號和寫入使能信號。在一個實施例中，讀取使能信號和寫入使能信號具有激活的低數字邏輯狀態。多位RA[c:0]端子112接收讀取地址(其中 RA
是讀取地址的最低有效位[LSB])，并且多位WA[c:0]端子113接收寫入地址(其中 WA
是寫入地址的LSB)，其中c是至少為2的整數(例如2x+2y，其中χ和y各自獨立地是至少為1的諸如2、3、4、5等的整數)。在各種實施例中，讀取地址和寫入地址可以各自個別包括行地址、列地址并且在一些實施例中包括塊地址(每個地址可以是單個位或者多位)。 在RA[c:0]和WA[c:0]包括塊地址的實施例中，c可以是2x+2y+2k，其中k是0或者至少為 1的整數(例如2、3、4等)。在一個實施例中，向最高有效位分配行地址，而向最低有效位分配列地址。DIN[n:0]端子114和D0UT[n:0]端子115分別是數據輸入端子和數據輸出端子，其中DIN
和D0UT
各自是數據的最低有效位(LSB)，而η是至少為2的整數(例如 2%其中ζ是至少為1的諸如2、3、4、5等的整數)。多位RTC[q:0]端子116和WTC [q:0]和WTC[q:0]端子117分別接收讀取時序控制信號和輸入寫入時序控制信號，其中q是至少為1的整數。在替選實施例中，RTC端子116 和WTC端子117分別接收單個位讀取時序控制信號和輸入寫入時序控制信號(即其中q = 0)。RTC[q:0]端子116和WTC[q:0]端子117未必硬接線，但是對應讀取時序控制信號和輸入寫入時序控制信號可以存儲于寄存器中(例如存儲器100的外圍區域中)并且可以根據固件、軟件或者直接外部控制來修改。在RTC端子116和WTC端子117(例如從圖4中的存儲器控制器170)接收的控制信號可以優化尤其是雙電源存儲器系統(比如圖4中的系統 200)中的產出和性能。在一些實施例中，RTC[q:0]信號設置可以控制用于讀取操作的訪問時間和最小周期時間限制，而WTC[q:o]信號設置可以控制用于寫入操作的最小周期時間限制。例如，在少于標稱功率(例如VDD-10%)的減少性能操作模式中，可以使用相對低的RTC[q:0]值和WTC[q:0]值。使用低RTC[q:0]值增加用于讀取操作的訪問時間和最小周期時間限制，并且可以提供更大內部時序裕度以覆蓋未預料的VDD電壓降。低WTC[q:0] 值也增加用于寫入操作的最小周期時間限制，并且也可以提供更大內部時序裕度以覆蓋針對寫入操作的未預料的VDD電壓降。另一方面，在一些實施例中，當VDDS低于VDDMC時增加RTC[q:0]值和/或WTC[q:0]值可以減少訪問時間和/或周期時間，從而存儲器性能即使在低系統電源電壓仍然不與系統電源電壓成比例減少。在一個實施例中，可以從(i) 一個或者多個寄存器(未示出)或者(ii) 一個或者多個非易失性存儲元件(未示出)取得 RTC[q:0]值和/或WTC[q:0]值。在這樣的實施例中，可以根據在測試期間在某些操作條件之下的存儲器的工藝特性確定非易失性存儲元件中的值，而可以在現場操作條件之下確定寄存器中的(可以根據需要和/或希望的那樣重新加載的)值。可以使用多路復用器(未示出)從存儲的RTC[q:0]值和/或WTC[q:0]值選擇讀取時序控制信號和寫入時序控制信號。在一個實施例中，存儲器100在NWE端子111激活(例如處于低邏輯狀態或者二進制“0”)時寫入在DIN[n:0]端子114的數據，而在NRW端子110激活(例如在低邏輯狀態中)時向D0UT[n:0]端子115讀取數據。向在WA[c:0]端子113的寫入地址信息標識的地址寫入在DIN[n:0]端子114的數據，并且從在RA[c:0]端子112的讀取地址信息標識的地址讀取數據DOUT。當在NRE端子110和NWE端子111的讀取使能信號和寫入使能信號均激活(例如在低邏輯狀態中)時，存儲器100可以執行同時的讀取和寫入操作。在同時的讀取和寫入狀態中，從在RA[C:0]端子112的信息標識的地址讀取數據并且在D0UT[n:0]端子115提供數據，并且向在WA[c:0]端子113的信息標識的地址寫入在DIN[n:0]端子114的數據。 當同時向相同地址寫入并且從該地址讀取數據時，存儲器陣列一般被配置成無論讀取/寫入使能信號時序如何都成功寫入在DIN[n:0]端子114的數據。PDWN端子103接收在激活時將存儲器置于第一減少功率消耗模式中的控制信號。 在包括雙電源的實施例(例如圖4的實施例)中，激活的PDWN信號的確立允許在存儲器 100的外圍中關斷在VDDS端子101的功率(例如通過斷開圖4中的開關152)，而存儲器數據保持于陣列區域中。當外圍中的電壓(例如VDD)等于陣列中的電壓(例如VDDMC)時，確立PDWN信號也可以斷開圖4中的轉譯區域130中的開關132。否則，(配置成將外圍功率軌125連接到存儲器陣列功率軌145的)開關132 —般保留為關斷。回顧圖2，向PDWN端子103施加的信號可以由VDDMC電壓驅動。PDLVMC輸入端子104和PDFVSSM輸入端子105 接收相應低電壓存儲器和“浮置存儲器接地”控制信號，這些信號選擇如這里討論的各種泄漏減少操作模式。PDLVMC和PDFVSSM控制信號也可以由存儲器陣列電壓(例如VDDMC)驅動。更具體而言，當存儲器100在操作模式中時(當在PDWN端子103的掉電信號非激活時)，開關132的阻抗由在PDLVMC端子104和/或PDFVSSM端子105的信號的狀態確定。 如果在PDLVMC端子104或者PDFVSSM端子105的信號激活(例如如在圖3中的20 所示處于高邏輯狀態或者二進制“1”)，則開關132在高阻抗模式中；否則，開關132在低阻抗狀態中。當在PDWN端子103的掉電信號激活(例如如在圖3中的203所示處于高邏輯狀態或者二進制“1”)而在NRE端子110和NWE端子111的讀取/寫入使能信號非激活(例如如在圖3中的207中所示處于高邏輯狀態或者二進制“1”)時，存儲器100可以進入第一掉電(或者待機)模式。在第一掉電模式中，無論PDLVMC或者PDFVSSM極性(即在PDLVMC 端子104和PDFVSSM端子105的信號的狀態)如何，開關132總是高阻抗。開關132的導通狀態也獨立于VDDS值和VDDMC值。此外，在第一掉電模式的一個實施例中，當在PDWN端子103的掉電信號激活時并且無論在PDLVMC端子104和PDFVSSM端子105的信號的狀態如何，都使用內部開關(例如上文描述的圖7中的開關326)來關斷存儲器行解碼器，字線 (例如圖7中的WUO])接地，陣列位線預充電器件(例如圖7中的晶體管412和414)關斷，并且位線(例如圖7中的410和415)與存儲器100中的外圍電路120(例如見圖5)隔
1 O回顧圖2，附加的掉電模式由在PDLVMC端子104和PDFVSSM端子105的信號的狀態確定。因此，這里公開的存儲器功率減少方案可以具有多個電平，其中功率減少電平(或者特定功率減少模式)由在PDLVMC端子104和PDFVSSM端子105的信號的狀態和/或在 VDDS端子10UVDDMC端子102和VSSM端子106的電壓條件確定。例如，如在204a和205b 所示，當在PDLVMC端子104和PDFVSSM端子105的控制信號中的至少一個激活時，可以進入某些附加掉電電平(例如“泄漏減少”模式)。然而，如在圖3中的204b和20 所示，存儲器100進入由在PDLVMC端子104和PDFVSSM端子105的信號中的任一信號控制的泄漏減少模式。在各種實施例中，在PDWN端子103的信號在任何功率減少模式或者泄漏減少模式期間保持確立(例如如在圖3中的203所示在高邏輯狀態中)。在各種實施例中，在NRW端子110和NWE端子111 (圖幻的讀取/寫入使能信號在進入掉電模式或者泄漏減少模式之前取消確立(例如如在圖3中的207所示保持于高邏輯狀態中)持續預定時間段Tdspd。 預定時間段Tdspd可以根據存儲器的設計和配置而變化，并且可以例如是至少一個時鐘周期，而在一個實施例中如在RCLK和/或WCLK波形中的209所示是至少兩個時鐘周期。然而，在一些實施方式中，無需時鐘信號用于確定時間段Tdspd。在預定時間段Tdspd之后的時間段Tpdvd，掉電模式或者泄漏減少模式的效果可以根據進入的掉電模式或者泄漏減少模式而顯現。在一個實施例中，時間段Tpdvd是與存儲器100中的某些開關關聯的特征延遲。例如，如在圖3中的201所示，在進入掉電模式之后，向存儲器100的VDDS端子101施加(見圖2)的電壓可以斷開，從而造成外圍功率軌上的電壓減少至約0V。如在圖3中的217所示，除了 PDWN、PDFVSSM和PDLVMC之外的至存儲器陣列的所有其它輸入可以在至VDDS端子101(圖2)的電壓斷開之后獨立地是三態或者保持于高阻抗狀態。在圖3中的202，在掉電期間，可以如這里描述的那樣將向存儲器100 的VDDMC端子102(圖2)施加的電壓減少預定數量，并且如圖3中的206所示，可以如這里描述的那樣將存儲器陣列的接地平面上的電壓增加預定數量。此外，在掉電期間，(例如根據在RCLK端子108和WCLK端子109接收的時序信號生成的)內部讀取和寫入時鐘信號可以保持運行或者可以保持于高或者低邏輯狀態(例如見圖3中的208)。在第一掉電/泄漏減少模式(例如在該模式中確立在PDWN端子103的信號，而不是在PDLVMC端子104和PDFVSSM端子105的信號)期間，存儲器100的外圍區域中的外圍電路至少部分掉電。如果未采取其它動作，則存儲器接口仍然激活。因此，至存儲器100的其它輸入(例如見圖2中的216)應當保持定義(例如受驅動和/或操作)。當使用雙電源 (例如一個電源連接到VDDMC端子102而另一電源連接到VDDS端子101)向存儲器100供電時，可以通過將在VDDS端子101的電壓斷開或者接地(例如當未驅動在DOUT端子115的數據時)和/或將存儲器陣列功率軌上的電壓(例如VDDMC)減少至最小數據留置電壓來進一步減少待機泄漏。將在VDDS端子101的電壓斷開或者接地并且減少存儲器陣列電壓 (VDDMC)進一步減少泄漏。當在VDDS端子101的電壓被接地或者斷開時，除了 PDWN、PDLVMC 和PDFVSSM之外的存儲器輸入(例如DIN、RA [c 0]、WA [c 0]、RCLK、WCLK等)可以未定義， 并且存儲器輸出(例如在DOUT端子115的數據)未定義。在第二掉電/泄漏減少模式(例如在該模式期間確立在PDWN端子103和PDLVMC 端子104的信號)期間，存儲器外圍電路至少部分掉電，并且內部存儲器陣列接地電壓提升至VSS+Vtn，其中Vtn是二極管(例如P-N型二極管)或者二極管接線的η溝道晶體管的閾值電壓。NRE端子110和NWE端子111取消確立(例如在高邏輯狀態；見圖3中的207)， 并且在DOUT端子115提供的數據是從存儲器100讀取的最后數據。如果未采取其它動作， 則存儲器接口仍然激活。因此，存儲器輸入應當保持定義(例如受驅動和/或操作；見圖 3中的216)。在第二掉電/泄漏減少模式中，存儲器功率軌上的電壓(VDDMC)未減少(例如見圖3中的206)。然而，在VDDS端子101的功率可以在存儲器100具有兩個不同電源時斷開或者接地(例如在圖3中的201)。與針對第一掉電/泄漏減少模式一樣，當在VDDS 端子101的電壓接地或者斷開時，除了在PDWN端子103、PDLVMC端子104和PDFVSSM端子 105之外的存儲器輸入可以保持未定義(例如見圖中的217)，并且在DOUT端子115的存儲器輸出未定義。在第三掉電/泄漏減少模式(例如在該模式中確立在PDWN端子103和PDFVSSM 端子105的信號)期間，與針對第一和第二掉電/泄漏減少模式一樣，NRE端子110和NWE 端子111取消確立，并且在DOUT端子115提供的數據是從存儲器100讀取的最后數據。然而，當未驅動在DOUT端子115提供的數據時，可以斷開在VDDS端子101的功率。可以外部驅動在VSSM端子(提供存儲器100的存儲器陣列中的接地電勢)的電壓至對于在存儲器陣列中留置數據而言最優的電壓(例如見圖3中的206)。只要電壓差VDDMC-VSSM保持于存儲器陣列的操作限制內，也可以減少存儲器陣列功率軌上的電壓(VDDMC)(例如在圖3中的202)以改進電流泄漏減少。在第三掉電/泄漏減少模式期間，存儲器100中的外圍電路至少部分掉電，并且存儲器陣列接地電源可以“浮置”(例如從外部接地電勢電斷開)以允許向VSSM端子106(圖 2)施加正電源偏置電壓以進一步減少泄漏。因此，VSSM端子106可以在操作模式(例如在該模式中進行典型讀取和寫入操作)期間為三態，而在第三掉電/泄漏減少模式期間被外部驅動。與針對第一和第二掉電/泄漏減少模式一樣，當不采取其它動作時，存儲器接口保持激活，因此除了在PDWN端子103、PDLVMC端子104和PDFVSSM端子105之外的存儲器輸入應當保持定義(例如受驅動和/或操作；例如見圖3中的216)。為了進一步減少泄漏，可以減少VDDMC(例如在圖3中的202)，并且可以將VSSM增加至使數據能夠使數據留置于存儲器陣列中的電壓(例如在206)。另外并且如在第一和第二掉電/泄漏減少模式中一樣， 在VDDS端子101(圖2)的功率可以在存儲器101具有雙電源時斷開或者接地以減少泄漏。 當在VDDS端子101的功率接地或者斷開時，除了 PDWN端子103、PDLVMC端子104、PDFVSSM端子105(例如見圖3中的217)的存儲器輸入之外的存儲器輸入可以保持未定義，并且在 DOUT端子115的存儲器輸出未定義。當在PDWN端子103的信號激活時，存儲器100可以恢復上電。在退出掉電或者泄漏減少模式之前并且如部分在圖3中的218所示，基本上將所有存儲器輸入信號驅動至預定義邏輯電平。進入或者退出掉電或者泄漏減少模式而未將存儲器輸入信號驅動至預定義邏輯電平可能造成數據丟失。在一個實施例中，在將功率軌上電至它們的全電壓電平之前將存儲器輸入信號驅動至預定義邏輯電平持續至少預定時間段Tdvc。預定義時間段Tdvc 可以例如是至少Ins或者2ns，但是本發明并不限于這些值。在退出掉電或者泄漏減少模式的任何一個之前，分別向存儲器100的外圍電路和存儲器陣列施加的電壓VDDS和(如果適用則)VDDMC恢復至它們的全電平，并且存儲器陣列接地電勢VSSM恢復至它在操作模式中的預定電平(例如0V)。在任何取消確立在PDWN 端子103、PDLVMC端子104和PDFVSSM端子105的掉電/泄漏減少信號之前的預定時間段 Tvspu恢復這些功率軌。在各種實施例中，預定時間段Tvspu可以如Ons —樣小，但是它可以是lnS、2nS或者5ns，但是本發明并不限于這些值中的任何值。為了退出掉電和/或泄漏減少模式，在PDWN端子103的信號與分別在PDLVMC端子104或者PDFVSSM端子105的任何確立的泄漏減少信號一起在可以訪問存儲器100之前被取消確立持續時間段Tpdce。 在各種實施例中，在取消確立掉電/泄漏減少信號與對存儲器100的讀取或者寫入操作之間的最小時間長度Tceva可以例如是5ns、10ns、20ns或者實現對存儲器100的可靠讀取和寫入操作的任何其它值。如圖3中所示，在確立讀取/寫入使能信號NRE/NWE之前在時間 Tceva期間執行預定數目(例如兩個)的讀取時鐘周期219。然而，讀取/寫入時鐘RCLK/ WCLK可以在讀取時鐘周期219之前保持于低邏輯狀態中。H有彳氏申,ffif藥彳乍禾口掉申,f藥彳乍的雙申i原存彳諸器圖4示出了適合于低電壓操作和省電操作的雙電源存儲器系統200。(例如包括存儲器100、存儲器控制器170以及電源150和160的)雙電源系統200可以用來減少用于典型操作(例如超出鑄造規范)和在掉電模式中的系統功率消耗，用于減少泄漏電流或者二者。在一些實施例中，一個電源160專用作存儲器陣列電源，而另一電源150向其它電路 (例如外圍電路120)供應功率。在掉電模式中，可以使用開關152將外圍電源150切斷，而電源160提供的存儲器陣列電源電壓可以維持于足夠用于數據留置的電平。在一些實施例中，電源150和160中的一個或者兩個電源可變。例如，在一個實施例中，第一電源150是可變電源，而第二電源160提供固定電壓。第一電源150將第一電壓(例如VDD)提供給存儲器控制器170并且經由開關152提供給存儲器100的外圍電路 120。當開關152閉合時，外圍電路120從電源150接收第一電壓。在各種實施例中，存儲器控制器170向存儲器100提供多個控制和/或定時信號(例如在圖2中為掉電符號PDWN、 PDLVMC 禾口 PDFVSSM 以及在信號 NRE 禾口 NWE、RA [c 0]禾口 WA [c 0]、RTC 禾口 WTC 禾口 / 或 RCLK 禾口 WCLK中的至少一對信號)以控制存儲器芯片的操作。當操作具有雙電源150和160的存儲器100時，外圍電壓VDD —般不大于存儲器陣列電壓VDDMC。可以例如在從-40°C到125°C的結溫度、在0.90V(士 10%)的電壓或者電源操作存儲器陣列140。外圍電路120可以全靜態的。在運用單個電壓(例如其中電源150提供的
13電壓等于或者基本上等于電源160提供的電壓)的實施例中，可以消除涉及電壓VDDMC的考慮。例如開關132可以閉合，由此向外圍電路120和存儲器陣列140這二者提供單個電壓 (例如VCC)。由于外圍電路120中的存儲器接口電路由可以經由開關152連接到電源150 的外圍功率軌125供應，所以當電壓VDD未在VDDMC減去閾值電壓(例如在一個實施例中， 該閾值電壓約為0. 35V)以下時，無需在轉譯電路130中的存儲器陣列接口處的電平移位電路。在一個實施例中(例如在讀取/寫入操作模式中)，開關152閉合并且外圍電路 120在外圍功率軌125上接收第一電壓(例如VDD)。外圍電路120向轉譯電路130提供處于第一電壓的信號。當電源150提供的電壓明顯不同于電源160提供的電壓時，開關132 在開關152閉合時保持關斷。第二電源160向配置成向存儲器陣列140提供功率的存儲器功率軌145提供第二電壓(例如VDDMC)。一般而言，第二電源160提供的電壓大于第一電源150提供的電壓(例如VDDMC > VDD)，但是不是必須如此。為了減少或者最小化功率消耗，經常希望將向存儲器100的外圍電路120供應的電壓以及存儲器陣列140的電壓減少至用于在存儲器陣列中保持數據的最小操作電壓。當系統200置于掉電模式中時，開關152關斷。在一個實施例中，掉電控制信號在PDWN端子 (例如圖2中的端子103)的確立使開關152關斷。在這一掉電模式期間，當開關152關斷時，向存儲器100的外圍電路120施加的電壓VDD可以被去激活(例如通過關斷開關152)， 因此開關152和開關132均關斷。因而外圍電路120和轉譯電路130的至少部分不消耗功率。此外并且如這里描述的那樣，電源160輸出的電壓可以減少至用于存儲器陣列150保持數據的最小電壓以進一步減少待機功率消耗和/或泄漏。圖5示出了適合于圖2和圖4中的存儲器100的包括外圍電路120、轉譯電路130 和存儲器陣列140的電路的框圖200。外圍電路120包括地址解碼器210、預充電電路251、 252和253、列選擇電路256、257和258以及讀出電路沈0。轉譯電路130包括轉譯電路220、 230和240。存儲器陣列140包括字線WU0]、WL[1]、-WL[N]和存儲器單元221、222、... 228、231、232、…238、—241,242, — 248 為求簡潔，示出了向存儲器單元221、222、… 228提供存儲器陣列電源VDDMC，但是事實上，向存儲器陣列140中的包括存儲器單元231、 232、"·238和M1J42、…248的所有存儲器單元提供存儲器陣列電源VDDMC。具體而言，在(例如如從與圖3中的電源150相似的電壓源接收的)電壓VDDS操作的地址解碼器210接收配置成確定用于存儲器陣列中的讀取或者寫入操作的地址的地址信息(例如RA[c:0])。一般而言，地址信息包括行地址和列地址。在一些實施例中，地址信息還包括塊或者組地址。地址解碼器210向轉譯電路130輸出字線選擇信號212而向列選擇電路256、257和258輸出列選擇信號214。在高數字邏輯狀態中，字線選擇信號212 和列選擇信號214具有電壓VDDS。在一個實施例中，字線選擇信號212為單個位，但是取而代之，它可以是多位信號(例如其中每位對應于存儲器陣列140的唯一行或者字線)。此外，列選擇信號214可以是選擇陣列中的所有列的單個位信號或者選擇陣列中的一列或者多列的多位信號，其中每位對應于存儲器陣列140中的唯一列或者一對位線。在各種實施例中，地址解碼器210可以包括分別配置成提供字線選擇信號212和列選擇信號214的單獨的行地址解碼器和列地址解碼器。在一些實施例中，地址解碼器210 還可以包括配置成選擇多個陣列中的一個陣列用于讀取或者寫入操作的單獨的塊或者組地址解碼器，或者取而代之，單獨的塊或者組地址解碼器(未示出)可以選擇存儲器陣列 140用于讀取或者寫入操作。因此，存儲器100可以包括多個存儲器陣列140。轉譯電路220、230和240各自包括接收字線選擇信號212、存儲器陣列電源VDDMC 和使能信號的一個或者多個邏輯門(例如轉譯電路220接收使能信號ΕΝ0)，并且提供字線激活信號(例如轉譯電路220提供字線激活信號WUO])。在一個實施例中，使能信號ΕΝ0、 ENU…EN[N]包括塊地址信號。在替選實施例中，使能信號ENO、EN1、…EN[N]包括塊使能信號或者字線使能信號。在高數字邏輯狀態中，字線激活信號WUOLWUlh-WUN]具有電壓VDDMC。字線選擇信號212與使能信號(例如EN0、Em等)結合被配置成選擇存儲器陣列140中的標識的存儲器單元(例如221、222或者228)中的一個或者多個存儲器單元用于讀取或者寫入操作。存儲器單元221、222、-228,231,232,…238、-241,242,…248 可以包括八晶體管存儲器陣列單元或者實質上由這些單元構成，但是其它單元設計(例如六晶體管單元、四晶體管-兩電阻器單元、兩晶體管-兩電容器[差分]單元、一晶體管-一電容器單元等)也適用。如上文討論的那樣，每個存儲器單元221、222、-228,231,232,…238、-241, 242, "·248耦合到存儲器陣列電壓源VDDMC。存儲器單元的每列耦合到預充電(P/C)電路251、252、253，該電路被配置成在讀取或者寫入操作之前響應于預充電控制信號將存儲器單元(例如單元221、231、…Ml)的列中的位線預充電至與存儲器陣列140的電壓(例如向外圍電路120施加的電壓VDDS)不同的電壓。每個列選擇電路256、257、…258被配置成向讀出放大器260傳遞對應列的位線上的差分信號，該讀出放大器被配置成檢測所選列中的位線兩端的差分電壓并且將檢測到的差分電壓轉換成位值(例如“ 1”或者“0 ”)。圖6A更具體圖示了圖5中的轉譯電路220。具體而言，包括開關/選擇器310和緩沖器344的轉譯電路220被配置成在外圍電路120與存儲器陣列140之間的存儲器陣列接口提供電壓移位。開關/選擇器310接收存儲器陣列電壓(例如VDDMC)和來自圖5中的地址解碼器210的輸出212。開關/選擇器310也被配置成接收使能信號341 (例如寫入鎖存使能信號WLEN)、配置成選擇一組或者一塊存儲器單元(例如圖5中的存儲器陣列140 或者存儲器陣列140內的一組或者一塊單元)用于讀取或者寫入操作。取而代之，使能信號341可以是字線使能信號，該信號可以是用于讀取/寫入操作的地址信息的一部分或者來自行地址解碼器的輸出。實際上，使能信號341選擇解碼器輸出212或者存儲器陣列電壓VDDMC之一以用于在節點343輸出并且提供給在存儲器陣列電壓(例如VDDMC)操作的緩沖器344。緩沖器344在節點343 (當選擇解碼器輸出212時，該節點在解碼器輸出212 具有高邏輯狀態時處于第一電壓VDD)接收所選信號，并且在字線信號345具有高邏輯狀態時向在存儲器陣列電壓VDDMC的存儲器陣列(未示出)提供字線信號345。開關/選擇器 310被配置成向從解碼器輸出212到存儲器陣列的信號路徑中引入最小延時或者無延時， 并且緩沖器344被配置成向從解碼器輸出212到存儲器陣列的信號路徑中引入比常規兩級電平移位電路更少的延時。圖6B更具體示出了圖6A的轉譯電路220。在圖6B的實施例中，轉譯電路220包括開關/選擇器310、緩沖器344、掉電開關3 和電容器330。在各種實施例中，開關/選擇器310被配置為兩輸入多路復用器，并且緩沖器344是配置成驅動字線WL
上的信號的反相器(即字線驅動器)。電容器330耦合于開關/選擇器電路310的輸出節點343與接地之間，并且被配置成存儲輸出節點343上的預定數量的電荷。如圖6B中所示，在緩沖器 344與VDDMC之間的掉電開關3 包括柵極由PDWN信號(例如在圖2中的PDWN端子103 的信號)控制的PMOS晶體管。開關3 在PDWN信號激活時關斷字線驅動器以減少泄漏。具體而言，開關/選擇器310包括η溝道晶體管312和ρ溝道晶體管314。N溝道晶體管312在第一源極/漏極端子接收解碼器輸出212，而ρ溝道晶體管314的源極端子耦合到存儲器陣列電源電壓(VDDMC)。解碼器輸出212可以具有低邏輯狀態(例如0V)或者高邏輯狀態(處于外圍電路功率軌VDDS)。向N溝道晶體管312和ρ溝道晶體管314 二者的柵極施加使能信號341(WLEN
，對應于圖4中的使能信號ΕΝ0)。根據使能信號341的狀態，在節點223輸出VDDMC (使能信號低)或者解碼器輸出212(使能信號高)。緩沖器344包括配置為CMOS反相器的ρ溝道晶體管322和η溝道晶體管324。ρ 溝道晶體管322的源極端子耦合到存儲器陣列電源電壓(VDDMC)，而η溝道晶體管3Μ的漏極端子耦合到接地電勢(例如向圖4和圖5中的外圍電路120施加的系統接地電勢)。緩沖器344在晶體管322與3Μ之間的共同源極/漏極端子的輸出325 (圖6Β)是向存儲器陣列(例如圖4和圖5中的存儲器陣列140)提供的字線信號(例如WUO])。因此，字線信號325處于OV (當選擇器310選擇VDDMC或者在高邏輯狀態的解碼器輸出212[VDDS]時) 或者VDDMC(當選擇了解碼器輸出212并且它具有低邏輯狀態時)。因此，字線信號325根據解碼器輸出212的狀態由接地或者存儲器陣列電壓VDDMC驅動。在各種實施例中，開關3 可以耦合于VDDMC與多個字線緩沖器344之間。開關 326的源極連接到VDDMC，而開關326的漏極節點可以耦合到一組緩沖器344。開關326的輸出(即在漏極節點的信號)可以稱為VDKCD。在一個實施例中，開關3 的大小(例如寬度)明顯小于耦合到開關326的ρ溝道晶體管322的寬度之和，但是明顯大于單個ρ溝道晶體管322的寬度。取而代之，多個開關3 可以耦合于VDDMC與多個字線緩沖器344之間，配置成選擇存儲器陣列的行(例如見圖5中的轉譯電路220、230和M0)。例如單個開關3 可以如圖6B中所示耦合于VDDMC和單個緩沖器344之間。晶體管314和322阱連接至Ij VDDMC。在操作模式中，一般在外圍電源VDDS驅動所有解碼器輸出212 (除了選擇和/或激活字線的解碼器輸出之外)。然而在選擇和/或激活字線的解碼器輸出212的情況下，開關/選擇器電路310中的電路可能具有潛在泄漏路徑和/或故障機制。具體而言，當將解碼器輸出212驅動至OV而存儲器陣列功率軌供應的電壓VDDMC大于(i)在高邏輯狀態的使能信號341的電壓加上(ii)開關/選擇器電路310中的ρ溝道晶體管314的閾值電壓時，高使能信號341可能不能關斷ρ溝道晶體管314，并且來自存儲器陣列功率軌的電流可能向在343的開關/選擇器電路輸出和/或解碼器輸出節點212上泄漏。因此，即使當存儲器陣列電壓VDDMC大于外圍電壓VDDS加上ρ溝道晶體管314的閾值時，針對未選擇或者激活字線的解碼器輸出212將有經過η溝道晶體管312的很少泄漏。然而，可以采取預防以防止經過P溝道晶體管314的電流泄漏。例如轉譯電路220中的器件可以在大小上設定成在存儲器陣列功率軌供應的電壓VDDMC大于使能線341上的電壓(VDDS)加上ρ溝道晶體管314的閾值電壓時防止向解碼器輸出212的電流泄漏。在典型實施例中，默認條件是所有字線(例如圖5中的WU0]至WL[N])為低。一個字線在讀取或者寫入操作期間為高(例如具有高邏輯狀態)僅持續瞬態時間。因此當使能信號341在高邏輯狀態中(處于外圍功率軌VDDS)時，晶體管312向開關/選擇器310 的輸出343傳遞解碼器輸出212，并且當解碼器輸出212為低時，在343理想地維持低邏輯狀態(例如0V)，并且緩沖器344理想地提供具有高邏輯狀態(VDDMC)的字線信號325。在VDDMC超過VDDS加上ρ溝道晶體管314的閾值電壓(Vt)的情況下，當解碼器輸出212為低而使能信號341為高時，電流可能從存儲器陣列功率軌向開關/選擇器輸出節點343上泄漏，由此提升在343的電壓并且可能影響在字線信號325上的電壓。更具體而言，當在P溝道晶體管314的柵極到源極電壓差(Vgs)充分高到引起經過ρ溝道晶體管 314(并且由于使能信號341為高而經過η溝道晶體管312)的電流導通時，如果足夠電流向開關/選擇器輸出節點343上泄漏以引起在開關/選擇器輸出節點343的電壓上升至約緩沖器344中的η溝道晶體管324的閾值，則將為高的字線345可以開始變低。然而，在ρ溝道晶體管314兩端的任何泄漏的影響可以被ρ溝道晶體管314的大小并且在一個實施例中被η溝道晶體管312的大小取消。ρ溝道晶體管314因此在大小上適當設定成在VDDMC超過VDDS加上ρ溝道晶體管314的Vt時防止不利的接通。例如ρ溝道晶體管314可以具有在VDDMC超過VDDS+VT時對于防止ρ溝道晶體管314的不利接通有效的寬度。在又一實施例中，P溝道晶體管314和η溝道晶體管312可以在大小上設定成使得在VDDMC與VDDS之間的僅明顯大差值(例如VDDMC-VDDS>>p溝道晶體管314的\)可以接通ρ溝道晶體管 314和/或引起開關/選擇器輸出節點343上的充分電荷積累以減少對應字線345上的電壓。事實上，VDDMC與VDDS(或者與VDDS+p溝道晶體管314的Vt)之比具有可以由ρ溝道晶體管314的大小(例如長度)與η溝道晶體管312的大小(例如長度)之比確定的最大值。此外，向開關/選擇器輸出節點343上的電流泄漏可以存儲于電容器330上，由此減少經過P溝道晶體管314的泄漏的任何影響。圖7更具體圖示了圖5中的存儲器200中的用于讀取和/或寫入操作的外圍電路的部分400，該部分包括預充電(P/C)電路251、列選擇電路256和讀出電路沈1。具體而言，預充電電路251耦合于存儲器陣列140中的一列存儲器單元(例如圖5中的221、231和 241)與讀出電路(見圖7)之間。預充電電路251 —般包括ρ溝道晶體管412和414(但不限于P溝道晶體管或者圖7中公開的配置)并且響應于在節點430的激活預充電信號PRE 將位線410和415預充電至外圍功率軌上的電壓VDD。列選擇電路256 —般包括ρ溝道晶體管445和455 (但不限于ρ溝道晶體管或者圖7中公開的配置)并且選擇與位線410和 415對應的列用于在節點214的讀取操作。讀出電路261 —般包括常規差分讀出放大器并且耦合到外圍功率軌VDD。雖然預充電晶體管412和414將位線410和415預充電至外圍功率軌上的電壓 VDDS,并且列選擇信號214在外圍電壓VDDS操作，但是存儲器陣列中的存儲器單元可以在更高電壓操作(例如當VDDMC > VDDS時)的事實不影響存儲器性能。通常，在比如圖5中所示架構這樣的架構中，可能期望將位線410和415(圖7)預充電至VDDMC，因為存儲器陣列接收VDDMC。然而在本公開內容中，將位線410和415預充電至VDDS。這減少來自VDDMC 電源的泄漏電流，并且消除對讓電平轉譯的信號驅動列選擇器件445和455的柵極的任何需要。這也消除對將列選擇器件445和455的NWELL以及讀出電路260連接到VDDMC的需要，由此進一步減少從VDDMC電源(在希望數據留置時該電源通常為常通)泄漏。另外，讓位線電壓低于存儲器電源VDDMC和激活字線電壓(也處于VDDMC)增加存儲器單元(例如圖5中的221148)的讀取能力。這隨著存儲器晶體管大小變得更小和/或隨著單元穩定性減少而成為重要優點。另外，本電路消除針對如下電路的任何需要，該電路被配置成在讀取操作期間將位線上的電壓轉譯成外圍電壓。具有掉電功能的單電源存儲器架構圖8A圖示了本存儲器系統的實施例500，該實施例包括能夠在一個或者多個掉電模式中操作的存儲器510，并且該存儲器510配備有向外圍電路120和存儲器陣列140兩者均提供功率的單個電源180。存儲器陣列140可以從電荷泵520接收比電源180提供的電壓更大的電壓(在一個實施例中比VDDS大約0. 2V)。在這樣的布置中，存儲器510在制作于單晶硅襯底上時在125°C操作。存儲器系統500通過減少外圍電源電壓(例如VDD)來減少總系統功率消耗，同時又最小程度地增加存儲器510的大小(例如根據[1]存儲器陣列140消耗的存儲器510的面積百分比和[2]電荷泵520的面積而增加-1. 5% )。在可以執行存儲器操作之前的上電時間最小，而向操作狀態分配的功率百分比可以增加多達 30%。另外，外圍功率軌端子101和存儲器陣列功率軌端子102均可以耦合到外部電源。具體而言，存儲器系統500利用(可以如圖所示為固定電壓源或者是可變電壓源) 單個電壓源180，該電壓源被配置成在功率線185上向存儲器510的存儲器陣列140和外圍電路120兩者提供電壓(例如VDD)。外圍電路120經由功率軌125從功率線185接收電源電壓。另一方面，電荷泵510從功率線185接收電源電壓，并且將電源電壓轉換成存儲器陣列功率軌145上的更高電壓以用于存儲器操作。耦合于外圍功率軌125與存儲器陣列功率軌145之間的開關132 —般保持關斷。可以通過實施(上文關于在圖2中的PDLVMC端子104和PDFVSSM端子105接收的信號討論的并且參照圖IOA至圖IOB更具體進一步討論的)涉及到存儲器陣列140中的接地平面的泄漏減少功能來實現進一步功率減少。圖8B圖示了具有單個電源180和外部掉電開關152的存儲器系統550的另一實施例。如圖所示，存儲器系統550利用(可以如圖所示為固定電壓源或者是可變電壓源的) 單個電壓源180，該電壓源配置為在功率線185上向外圍電路102(當開關152閉合時)并且存儲器陣列140這兩者提供電壓(例如VDD)。電壓源180向存儲器陣列140的存儲器陣列功率軌145直接提供電壓而無需圖8A的電荷泵510。在操作狀態(例如在該狀態中執行典型讀取和寫入操作)中，外圍功率軌125(圖 8B)經由存儲器560中的開關132連接到存儲器陣列功率軌145。在替選實施例中，如果在存儲器陣列功率軌端子102與存儲器陣列功率軌145之間提供與電荷泵520相似或者相同的電荷泵，則存儲器陣列140可以接收比電源180提供的電壓更大的電壓。然而在這樣的實施例中，連接外圍功率軌125和存儲器陣列功率軌145的開關132 —般保留為關斷。然而當存儲器系統550在掉電狀態中時，開關152和132關斷，而外圍功率軌125 浮置。在圖8B的系統550中，開關132和152可以由在PDWN端子103(見圖2)的控制信號控制。因此，在掉電模式期間，不向外圍功率軌125提供電壓，但是保持向存儲器陣列功率軌145提供操作電壓。因而，外圍電路120在掉電模式期間處于空閑狀態中，并且不再能夠向存儲器陣列140寫入或者從存儲器陣列140讀取。然而，由于仍然向存儲器陣列140 提供電壓(例如VDD)，所以其中的存儲器單元仍然接收足以維持存儲器單元中存儲的數據的電壓。可以通過實施(未示出、但是上文關于在圖2中的PDLVMC端子104和PDFVSSM端子105接收的信號討論的并且參照圖IOA至圖IOB更具體進一步討論的)涉及到存儲器陣列接地平面的泄漏減少功能來實現進一步功率減少。具有雙電源和掉電功能的存儲器架構圖9A圖示了包括存儲器100、單個電源150和電壓調節器620的本存儲器系統的實施例600。如圖所示，存儲器系統600利用可變電源150，該電源被配置成向存儲器控制器170、電壓調節器620和存儲器陣列140提供第一電壓(例如VDDMC)。取而代之，可變電源150可以替換為固定電源(例如圖8A至圖8B中的電源180)，但是可變電源150實現功率減少模式，在該模式中，將可變電源150向存儲器陣列140提供的電壓減少至使存儲器陣列140能夠在它的存儲器單元中留置數據的最小電壓(或者恰在最小電壓以上)而不執行讀取和寫入操作。存儲器控制器170被配置成在雙向總線175上向如這里描述(具體參照圖2)的存儲器100提供多個控制信號并且從存儲器100接收控制信號和/或數據信號。在替選實施例中，總線175為單向(例如從存儲器控制器170到存儲器100)。電壓調節器620被配置成向外圍電路120提供與電源150提供的電壓不同(并且一般比該電壓更小)的電壓。 開關152因此在外圍電路120處于操作狀態中時閉合。當存儲器100在操作狀態中時，開關152閉合，開關132關斷，電壓調節器620和存儲器陣列功率軌145從可變電源150接收電壓VDDMC，而外圍功率軌125從電壓調節器 620接收第二電壓(例如小于VDDMC)。在典型存儲器讀取和寫入操作期間，外圍電路120 向轉譯電路130提供具有在高邏輯狀態中的第二電壓的信號，而轉譯電路130向存儲器陣列140提供具有存儲器陣列電壓VDDMC的信號。如這里討論的那樣，當存儲器系統600在第一掉電模式中時，開關152關斷。在第一掉電模式期間，不向外圍電路120提供功率或者電壓，但是向存儲器控制器170并且經由存儲器陣列功率軌145向存儲器陣列140提供電壓(例如VDDMC)。因此，在第一掉電模式期間，外圍電路120保持于空閑狀態中，而存儲器控制器170保持于操作狀態中，并且存儲器陣列140維持它的存儲器單元中存儲的數據。然而，不能向存儲器陣列140寫入或者從存儲器陣列140讀取。在第二掉電模式中，將可變電源150向存儲器陣列140提供的電壓減少至使存儲器陣列140能夠保持它的存儲器單元中存儲的數據的最小電壓或者恰在該最小電壓以上。可以響應于來自存儲器控制器170或者外部控制器或者處理器(未示出) 的控制信號來減少可變電源150輸出的電壓。圖9B圖示了本存儲器系統的又一實施例700，該實施例包括第一電源150和第二電源160以及在存儲器陣列140中的接地平面142。如圖所示，存儲器系統700利用第一可變電源150，該電源被配置成經由開關152向存儲器控制器170和外圍電路120提供第一電壓(例如VDD)。類似地，第二可變電源160被配置成向存儲器陣列功率軌145提供第二電壓(例如VDDMC)。存儲器控制器170在總線175上向存儲器710提供多個控制信號，并且可以在總線175上從存儲器710接收一個或者多個數據信號和/或控制信號。開關152 在閉合時向外圍電路120提供電壓(例如VDDS)以用于存儲器710中的典型操作(例如讀取和寫入數據)。當在操作模式中時，外圍電路120向轉譯電路130提供處于外圍電壓(例如當信號在高邏輯狀態中時為VDD)的信號。在操作模式期間，開關132在來自電源150和 160的電壓不同時關斷，但是開關132在來自電源150和160的電壓相同時閉合(以減少來自不同電源150和160的差分電源噪聲)。
如這里描述的那樣，當存儲器710進入掉電模式時，開關152關斷。在掉電模式期間，不從電源150向外圍電路120提供電壓，但是從電源150向存儲器控制器170提供電壓并且從電源160向存儲器陣列功率軌145提供電壓。此外，在掉電模式期間，開關132關斷。 也可以將電源160減少至足以在存儲器單元140中保持數據的最小電壓(或者恰在這樣的最小電壓以上)以進一步減少泄漏。在掉電模式期間，轉譯電路130可以不向存儲器陣列 140提供激活的信號(例如預充電信號、讀取或者寫入地址、讀取使能或者寫入使能)。然而，由于存儲器陣列功率軌145向存儲器陣列140提供電壓，所以保持存儲器單元(例如圖 5中的存儲器單元221和22 中存儲的數據。扁肺·細圖IOA是圖示了本存儲器系統的實施例800的圖，該實施例包括可變電源150 (該電源可以代之以是固定電源)和存儲器810，該存儲器包括外圍電路120和存儲器陣列 140，該陣列具有存儲器陣列功率軌145和(例如耦合到VSSM端子106的)接地平面142。 如圖所示，存儲器系統800利用單個電源150，該電源被配置成向開關152并且向存儲器陣列功率軌145提供第一電壓(例如VDDS)。開關152在閉合時經由外圍功率軌125向外圍電路120提供第一電壓VDDS。當操作時(即當開關152閉合時)，外圍電路120向存儲器陣列140提供處于外圍電壓(例如當在高邏輯狀態中時為VDDS)的信號。當系統800在操作模式中時，開關132可以關斷或者閉合。當系統800進入掉電模式時，開關152閉合。如上文討論的那樣，存儲器810可以在向PDWN端子103(見圖2)施加激活的控制信號時進入掉電模式。掉電模式也關斷開關 132(如果尚未關斷)。在掉電模式期間，不向外圍電路120提供來自電源150的功率，而經由存儲器陣列功率軌145向存儲器陣列140提供來自電源150的功率。因此，在掉電模式期間，外圍電路120在空閑狀態中，而存儲器陣列140在電源150供應的電壓(例如VDDMC) 操作。因而，地址和讀取電路(例如圖5中的地址解碼器210、預充電電路251-253、列選擇電路256-258和讀出電路沈0) —般不操作。然而，存儲器單元仍然在足以保持存儲器單元中存儲的數據的電壓操作。在一些實施例中，可以將可變電源150供應的功率減少至足以在存儲器單元中保持數據的最優(或者最小)電壓以使存儲器陣列140中的泄漏進一步最小化。另外，為了進一步減少泄漏，存儲器陣列140中的接地平面142耦合到二極管820(繼而耦合到接地端子)和開關830。二極管820可以在第一泄漏減少控制信號 104/106(例如PDLVMC或者VSSM ；見圖2)斷開開關830時耦合到存儲器陣列接地平面142。 二極管820可以包括諸如肖特基二極管、PN型二極管、二極管接線的晶體管等廣泛多種二極管之一，但是本發明并不限于這些類型的二極管之一。將二極管820耦合到存儲器陣列接地平面142將存儲器陣列接地平面142上的電壓提升二極管820的閾值電壓，由此減少在存儲器陣列功率軌145與存儲器陣列接地平面142之間的電壓差，并且減少存儲器陣列 140中的泄漏電流。在更多實施例中，多個二極管可以串聯(將存儲器陣列接地平面142上的電壓提升該串聯中的每個二極管的組合閾值電壓)或者并聯(例如其中每個二極管具有相同或者不同閾值并且選擇一個或者多個二極管提供存儲器陣列接地平面142上的電壓可以被增加的可編程閾值電壓)鏈接于存儲器陣列接地平面142與外部接地電勢之間。在與圖IOA的實施例相似的實施例中，圖IOB中的存儲器860包括耦合于存儲器陣列接地平面142與外部接地電勢之間的正偏置電壓源840。除此之外，存儲器系統850和存儲器860與圖IOA中的存儲器系統800和存儲器810相似或者基本上相同。在圖IOA中所示泄漏減少模式的替選泄漏減少模式中，正偏置電壓源840在開關 835斷開時電耦合到存儲器陣列接地平面142，并且因此向存儲器陣列接地平面142提供電壓(例如VSSM)。在一個實施例中，當在端子105確立激活的泄漏減少控制信號(例如 PDFVSSM)時，開關835斷開。正偏置電壓源840可以是固定電壓源(如圖所示)或者可變電壓源，只要它向存儲器陣列接地平面142提供正偏置即可。圖IOA至圖IOB的實施例也可以應用于具有雙電源(例如圖4和圖9B)、存儲器控制器(例如圖4和圖9A至圖9B)、電荷泵(例如圖8A)和/或電壓調節器(例如圖9A)的存儲器系統。此外，圖IOA至圖IOB的實施例可以組合于包括二極管820和正偏置電壓源 840 二者的單個存儲器中。另外，圖IOA至圖IOB的存儲器810和860可以包括與在存儲器陣列中的功率平面(例如圖IOA中的145)與(例如電壓源150提供的)外部電源電勢之間串聯耦合的二極管820和偏置源840相似的二極管和/或偏置源以及耦合到功率平面和外部電源電勢的開關(例如與圖IOA至圖IOB中的開關830和835相似)，該開關被配置成在存儲器處于標準操作模式中時將二極管或者偏置源旁路。與圖IOA至圖IOB的實施例關聯的泄漏減少模式也可以與其它掉電和泄漏減少模式(包括從外部電源斷開外圍功率軌(例如圖4、圖8B和圖9A至圖10B)和減少存儲器陣列功率軌145上的電壓)組合。減少存儲器中的功率消耗和泄漏的方法在圖11中的流程圖900中概述用于減少存儲器中的功率消耗和/或泄漏的一般方法。起初在910，存儲器如這里討論的那樣在操作模式中執行讀取和/或寫入操作。在 920，如果存儲器持續預定時間段尚未進行任何讀取或者寫入操作，則存儲器可以在930進入掉電模式。否則，存儲器繼續在910執行讀取和/或寫入操作。一般而言，對應讀取使能信號和寫入使能信號取消確立可以確定無存儲器讀取或者寫入操作。如果讀取使能信號 (例如NRE)和寫入使能信號(例如NWE)兩者同時取消確立(例如見圖3中的207)持續預定時間段，則外部控制器(例如圖4中的170)可以確立掉電控制信號(例如在圖3中的 203的PDWN波形)以將存儲器置于掉電模式。在各種實施例中，用于讀取和寫入非激活的預定時間段是一個或者兩個時鐘周期(例如如這里描述的用于讀取操作的讀取時鐘和用于寫入操作的寫入時鐘；見圖3中的209)。在930進入掉電模式之后，系統或者系統設計者在940確定是否將通過提升存儲器陣列中的接地平面的電壓來減少存儲器陣列中的泄漏。如果是，則系統或者系統設計者在950確定存儲器將被置于的泄漏減少模式。如果否，則該方法繼續到960。在第一泄漏減少模式(模式1)中，如這里(例如參照圖10A)描述的那樣，在951 將存儲器陣列的接地平面提升與二極管的閾值電壓對應的預定數量。在一個實施例中，可以通過確立使如下開關斷開的信號(例如PDLVMC)來將存儲器置于第一泄漏減少模式，該開關將連接于存儲器陣列接地平面與外部接地電勢之間的具有閾值電壓的二極管旁路。在各種其它實施例中，多個二極管可以串聯和/或并聯連接于存儲器陣列接地平面與外部接地電勢之間，以提供存儲器陣列接地平面的電壓可以被提升的可編程閾值電壓。在第二泄漏減少模式(模式2)中，如這里(例如參照圖10B)描述的那樣，在952 將存儲器陣列的接地平面提升與電壓源提供的正偏置對應的預定或者可變數量。在一個實
21施例中，可以通過確立使如下開關斷開的信號(例如PDFVSSM)來將存儲器置于第二泄漏減少模式，該開關將連接于存儲器陣列接地平面與外部接地電勢之間的電壓源旁路。在另一實施例中，又一單個位、多位或者模擬控制信號確定存儲器陣列接地平面被提升的由電源提供的正偏置的數量。在960，系統或者系統設計者確定向存儲器陣列提供的電壓是否處于用于在存儲器陣列中保持數據的充分或者最小電平。如果是，則該方法在965結束。如果否，則如這里描述的那樣減少向存儲器陣列供應的功率(例如如在圖3中的202所示)。例如回顧圖4 和圖9B，可以減少來自可變電源160的電壓。取而代之，參照圖8，可以將電荷泵520旁路 (與圖IOA中的二極管820和/或圖IOB中的正偏置電壓源840相似)。本公開內容也包括配置成執行這里公開的方法中的一種或者多種方法和/或硬件的一個或者多個操作的、在配備有常規數字信號處理器的通用計算機或者工作站中可實施和/或可執行的算法、計算機程序、計算機可讀介質和/或軟件。因此，方法的又一方面涉及實施用于減少存儲器中的功率消耗和/或泄漏的方法的算法和/或軟件。例如計算機程序或者計算機可讀介質一般包含在由適當處理設備(例如信號處理設備(比如微控制器、 微處理器或者DSP設備))執行時配置成執行上文描述的方法和/或算法的指令集。例如計算機程序可以在任何種類的可讀介質上，并且計算機可讀介質可以包括處理設備可以讀取的任何介質(包括非瞬態介質)(比如軟盤、CD-ROM、磁帶或者硬盤驅動)， 該處理設備被配置成讀取介質并且執行其上或者其中存儲的代碼。這樣的代碼可以包括目標代碼、源代碼和/或二進制代碼。用于實施本方法的代碼可以包括(但不限于)源代碼或者目標代碼，并且可以是數字的。代碼和/或指令一般被配置用于由常規數字數據處理器(例如微處理器、微控制器或者邏輯電路(比如可編程門陣列、可編程邏輯電路/器件或者專用[集成]電路))處理。結論/概述因此，本公開內容的實施例提供用于具有多個電源和/或多個低功率模式的存儲器的電路、架構、裝置、系統、方法和軟件。本公開內容有利地提供具有供給存儲器的多個電源的系統、電路和方法，這些系統、電路和方法用于減少供給外圍電路和/或存儲器陣列的功率(例如操作電壓)、用于將處于外圍電壓的信號轉譯成存儲器陣列電壓而不消耗大量附加區域或者引入電流泄漏、用于相對于常規轉譯電路減少這樣的信號轉譯的延時以及用于減少存儲器陣列中和/或在存儲器陣列與外圍電路之間的電流泄漏以及其它目的。更具體而言，本公開內容提供具有多個功率和/或泄漏減少模式和/或低系統功率(例如VDD) 操作的雙電源存儲器，同時又消除在存儲器陣列接口的以及在單電源存儲器系統中在存儲器模塊到系統的控制接口的常規電平移位電路。本公開內容也提供可以用單個電源操作并且具有多個功率減少模式和/或泄漏減少模式的存儲器。已經出于示例和描述的目的而呈現對本公開內容的實施例的前文描述。它們并非旨在于窮舉本發明或者使本發明限于公開的精確形式，并且顯然諸多修改和變化按照上述教導是可能的。選擇和描述實施例以便最好地說明本發明的原理及其實際應用，以由此讓本領域其他技術人員能夠在如對于設想的特定用途而言適合的各種修改時最好地利用本發明和各種實施例。旨在于讓本發明的范圍由所附權利要求及其等同方案限定。
權利要求
1.一種雙電源存儲器，包括在第一電壓操作的外圍電路；在第二電壓操作的存儲器陣列；以及轉譯電路，配置成從處于所述第一電壓的所述外圍電路接收輸入并且向處于所述第二電壓的所述存儲器陣列提供輸出，所述轉譯電路還被配置成防止從提供所述第二電壓的功率軌的泄漏。
2.根據權利要求1所述的存儲器，其中所述第二電壓大于所述第一電壓。
3.根據權利要求2所述的存儲器，其中所述第二電壓大于所述第一電壓加上所述轉譯電路中的一個或者多個晶體管的閾值電壓，所述一個或者多個晶體管在從提供所述第二電壓的所述功率軌到所述外圍電路的泄漏路徑中。
4.根據權利要求3所述的存儲器，其中所述轉譯電路包括邏輯門，配置成響應于控制信號或者地址信號來選擇所述第二電壓或者來自所述外圍電路的輸出，以及緩沖器，配置成從邏輯門接收輸出并且向所述存儲器陣列中的字線提供行選擇信號， 所述行選擇信號在選擇所述字線時具有所述第二電壓。
5.根據權利要求4所述的存儲器，其中當所述控制信號或者地址信號激活時，所述控制信號或者地址信號具有所述第一電壓，并且所述邏輯門包括第一晶體管，配置成在所述控制信號或者地址信號非激活時選擇所述第二電壓；以及第二晶體管，配置成在所述控制信號或者地址信號激活時選擇來自所述外圍電路的所述輸出。
6.根據權利要求5所述的存儲器，其中所述外圍電路包括地址解碼器，并且來自所述外圍電路的所述輸出包括字線選擇信號；并且經過至少所述第一晶體管的電流泄漏路徑在所述字線選擇信號激活時存在。
7.根據權利要求5所述的存儲器，其中所述第二電壓與所述第一電壓的最大比值由所述第二晶體管與所述第一晶體管之比確定。
8.根據權利要求1所述的存儲器，其中向所述存儲器陣列的所述輸出被配置成使能所述存儲器陣列中的讀取和/或寫入操作。
9.根據權利要求1所述的存儲器，還包括在所述外圍電路中的第一功率軌與所述存儲器陣列中的第二功率軌之間耦合的噪聲減少開關，所述噪聲減少開關被配置成減少所述第一功率軌和第二功率軌上的噪聲，其中所述第二電壓約等于所述第一電壓。
10.根據權利要求1所述的存儲器，還包括在所述存儲器陣列中的接地平面與外部接地電勢之間串聯耦合的二極管或者偏置源， 所述二極管或者偏置源被配置成在所述存儲器處于掉電或者泄漏減少模式中時提升所述存儲器陣列中的接地平面的電壓；以及在所述存儲器陣列的所述接地平面與所述外部接地電勢之間串聯耦合的泄漏減少開關，所述泄漏減少開關被配置成有選擇地將所述二極管或者偏置源旁路。
11.根據權利要求10所述的存儲器，還包括存儲器控制器，配置成控制所述泄漏減少開關；以及開關，配置成從所述外圍電路中的功率軌斷開提供所述第一電壓的電源。
12.根據權利要求1所述的存儲器，其中所述外圍電路包括存儲讀取和/或寫入時序控制信號的第一值的一個或者多個寄存器、存儲所述讀取和/或寫入時序控制信號的第二值的一個或者多個非易失性存儲元件以及配置成選擇來自所述一個或者多個寄存器的所述第一值或者來自所述一個或者多個非易失性存儲元件的第二值的多路復用器。
13.根據權利要求1所述的存儲器，其中所述外圍電路包括預充電電路，配置成將所述存儲器陣列中的位線預充電至所述第一電壓。
14.根據權利要求1所述的存儲器，還包括在所述存儲器陣列中的功率平面與外部電源電勢之間串聯耦合的二極管或者偏置源；以及耦合到所述功率平面和所述外部電源電勢的開關，所述開關被配置成在所述存儲器處于標準操作模式中時將所述二極管或者偏置源旁路。
15.根據權利要求1所述的存儲器，其中所述轉譯電路包括掉電開關，配置成關斷所述存儲器陣列中的行解碼器、將所述存儲器陣列中的字線連接到接地電勢、關斷所述外圍電路中的位線預充電器件和/或將所述存儲器陣列中的位線與所述外圍電路隔離。
16.一種存儲器，包括從外圍功率軌接收第一電壓的外圍電路；從存儲器陣列功率軌接收所述第一電壓或者第二電壓的存儲器陣列； 在所述存儲器陣列中的接地平面與外部接地電勢之間串聯耦合的二極管或者偏置源；以及在所述存儲器陣列中的所述接地平面與所述外部接地電勢之間串聯耦合的泄漏減少開關，所述泄漏減少開關被配置成有選擇地將所述二極管或者所述偏置源旁路。
17.根據權利要求16所述的存儲器，還包括 電源，配置成提供所述第一電壓；以及掉電開關，配置成有選擇地斷開所述外圍功率軌和所述電源。
18.根據權利要求16所述的存儲器，其中所述存儲器陣列從所述存儲器陣列功率軌接收所述第一電壓，并且所述存儲器還包括在所述存儲器陣列功率軌與所述外圍功率軌之間耦合的噪聲減少開關，所述噪聲減少開關被配置成電連接和斷開所述外圍功率軌和所述存儲器陣列功率軌。
19.根據權利要求16所述的存儲器，其中所述存儲器陣列從所述存儲器陣列功率軌接收所述第二電壓，并且所述存儲器還包括配置成接收所述第一電壓并且向所述存儲器陣列功率軌提供所述第二電壓的電壓調節器。
20.根據權利要求16所述的存儲器，還包括在所述存儲器陣列中的功率平面與外部電源電勢之間串聯耦合的二極管或者偏置源；以及耦合到所述功率平面和所述外部電源電勢的開關，所述開關被配置成在所述存儲器處于標準操作模式中時將所述二極管或者偏置源旁路。
21.一種用于減少存儲器中的功率消耗的方法，所述方法包括 在第一電壓操作外圍電路，其中所述外圍電路耦合到第一功率軌；在所述第一電壓或者第二電壓操作存儲器陣列，其中所述第二電壓不同于所述第一電壓，并且所述存儲器陣列耦合到第二功率軌；當所述存儲器陣列在所述第一電壓操作時耦合所述第一功率軌和所述第二功率軌，否則不耦合所述第一功率軌和所述第二功率軌；以及在掉電或者泄漏減少模式期間通過減少在所述存儲器陣列中的接地平面與所述第二功率軌之間的電壓差來減少所述存儲器陣列中的泄漏。
22.根據權利要求21所述的方法，其中所述第一功率軌從第一電源接收所述第一電壓，所述第二功率軌從第二電源接收所述第二電壓，并且所述方法還包括在所述掉電或者泄漏減少模式期間從所述第一電源斷開所述第一功率軌。
23.根據權利要求21所述的方法，其中減少所述存儲器陣列中的泄漏包括向所述存儲器陣列的所述接地平面施加正偏置或者將二極管電耦合到在所述接地平面與外部接地電勢之間的路徑中。
24.根據權利要求21所述的方法，其中所述第一功率軌從可變電源接收所述第一電壓，所述第二功率軌從所述可變電源接收所述第一電壓或者第二電壓，并且減少所述存儲器陣列中的泄漏包括在所述掉電或者泄漏減少模式期間減少來自所述可變電源的所述電壓。
25.根據權利要求21所述的方法，其中在所述掉電或者泄漏減少模式期間減少所述存儲器陣列中的泄漏包括向配置成減少在所述存儲器陣列中的所述接地平面與所述第二功率軌之間的電壓差的一個或多個開關施加內部或外部控制信號。
26.根據權利要求21所述的方法，還包括在標準操作模式期間將所述存儲器陣列中的位線預充電至所述第一電壓。
全文摘要
具有多個電源和/或多個低功率模式的存儲器。電路包括在第一電壓操作的外圍電路、在第二電壓操作的存儲器陣列，以及轉譯電路，該轉譯電路被配置成從處于第一電壓的外圍電路接收輸入并且向處于第二電壓的存儲器陣列提供輸出，轉譯電路被配置成在標準存儲器操作模式期間防止泄漏。包括在來自第一功率軌的第一電壓操作外圍電路；在第一電壓或者第二電壓操作存儲器陣列，存儲器陣列耦合到第二功率軌；當存儲器陣列在第一電壓操作時在標準操作模式期間耦合第一功率軌和第二功率軌，否則不耦合第一功率軌和第二功率軌；以及通過減少在接地平面與第二功率軌之間的電壓差來減少存儲器陣列中的泄漏。
文檔編號G06F1/00GK102576236SQ201080046831
公開日2012年7月11日 申請日期2010年9月9日 優先權日2009年9月9日
發明者W·李, 金夏洙 申請人:馬維爾國際貿易有限公司