專利名稱：一種系統化risc cpu流水線控制方法
技術領域：
本發明涉及一種RISC CPU中的流水線邏輯控制方法，該方法系統化地提出了每一 級流水線刷新寄存器的條件，以及控制信號的遞推公示，適用于具類似電路結構且任意高 深度的流水線控制。
背景技術：
隨著集成電路技術的發展，目前市場上大量流行著嵌入式32位RISC CPU微處 理器。近年來，國家通過科技部863超大規模集成電路重大專項，大力扶持我國自主知識 產權的通用和專用微處理器的研制和開發，成績顯著。RISC(Reduced Instruction Set Computer)是一種執行較少類型計算機指令的微處理器，流水線以及常用指令均通過硬件 實現，采用了大量的寄存器，使大部分指令都在寄存器之間進行，提高處理速度。RISC CPU通過指令流水線設計提高性能，流水線深度越深，系統時鐘頻率相應 地越高，RISC CPU能以更快的速度執行操作(每秒執行多達百萬條指令，即MIPS)。但 隨著流水線深度提高，在指令執行過程中，每級流水線出現空狀態(NOP)或者流水線冒險 (HAZARD)的情況的就會更加復雜，很大程度上增加了流水線控制邏輯電路設計的難度。很 有必要開發一種適合于高深度流水線控制邏輯來管理流水線的異常。
發明內容
鑒于上述現有技術存在的缺陷，本發明的目的是提出一種系統化的RISC CPU流 水線邏輯控制方法，該方法對流水線深度不敏感，可適用于任何深度流水線設計；解決RISC CPU流水線的設計難度，并提高RISC CPU系統的整體性能。本發明上述目的，其技術解決方法是一種系統化RISC CPU流水線控制方法，所述RISC CPU每一級流水線均包括邏輯 運算單元、寄存器、控制刷新本級流水線寄存器的控制電路U和控制前級流水線停頓的控 制電路S，其特征在于設當前為第i級流水線，輸入指令置位前級流水線的使能信號Ei+ 本級流水線的自鎖信號Li和后級流水線的停頓信號Si+1，按控制邏輯的遞推公式I計算得 出本級流水線的刷新寄存器信號Ui和停頓前級流水線信號Si,并按所得的Ui和Si執行刷 新本級流水線寄存器和停頓前級流水線的操作，其中所述控制邏輯的遞推公式I為
權利要求
1.一種系統化RISC CPU流水線控制方法，所述RISC CPU每一級流水線均包括邏輯運 算單元、寄存器、控制刷新本級流水線寄存器的控制電路U和控制前級流水線停頓的控制 電路S，其特征在于設當前為第i級流水線，輸入指令置位前級流水線的使能信號Eh、本 級流水線的自鎖信號Li和后級流水線的停頓信號Si+1，按控制邏輯的遞推公式I計算得出 本級流水線的刷新寄存器信號Ui和停頓前級流水線信號Si,并按所得的Ui和Si執行刷新 本級流水線寄存器和停頓前級流水線的操作，其中所述控制邏輯的遞推公式I為
2.根據權利要求1所述的一種系統化RISCCPU流水線控制方法，其特征在于所述各 級流水線的邏輯運算單元具有不等的延時，通過增加流水線長度能匹配所述延時。
全文摘要
本發明揭示了一種RISC CPU流水線控制方法，系統化地分析流水線每一級停頓因素，該級流水線是否刷新中間寄存器數據的操作決定于兩個因素該條指令是否需要刷新寄存器以及后級執行的指令是否阻止該操作，即流水線停頓；并且提出了控制邏輯的遞推公式本發明流水線的邏輯控制系統化，只需單獨考慮每一類指令的執行流程控制，即該條是否需要執行下一級流水線以及該條指令是否需要停頓前一級流水線，而無需考慮指令之間的關系，使系統指令設計簡單化，適合于向更深流水線擴展。
文檔編號G06F9/38GK102063290SQ201010601890
公開日2011年5月18日 申請日期2010年12月23日 優先權日2010年12月23日
發明者張耀輝, 章其富 申請人:中國科學院蘇州納米技術與納米仿生研究所