專利名稱：一種線性插值優(yōu)化電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路優(yōu)化設(shè)計電路，尤其涉及一種線性插值優(yōu)化電路。
背景技術(shù)：
在數(shù)值映射計算中，不可能把所有象和原象都存放在原始表格中，只可能抽取某幾個典型的數(shù)值，然后從典型數(shù)值中抽取兩個進(jìn)行線性插值運(yùn)算，從而得到所期望的結(jié)果。假設(shè)在原始表格中有PO和Pl兩點(diǎn)的數(shù)值，想得到兩點(diǎn)中PA點(diǎn)的數(shù)值，PA點(diǎn)離PO 的距離為A，離Pl點(diǎn)的距離為I-A (A為0 1之間的小數(shù))。則PA = P0* (Ι-Α)+P1*A。附圖中圖1為傳統(tǒng)的插值實(shí)現(xiàn)方法，電路設(shè)計中需要兩個乘法器一個加法器一個減法器，時序上是減法器+乘法器+加法器，所花費(fèi)的時間比較長，電路設(shè)計的面積也很大。圖1中減法器實(shí)現(xiàn)I-A的功能，輸出為B ；選擇器00，01···07以及加法器0實(shí)現(xiàn)一個正常功能的乘法，合稱之為乘法器0 ；同理選擇器10，1Ρ··17以及加法器1也實(shí)現(xiàn)一個乘法器的功能，稱之為乘法器1。B和PO輸入到乘法器0，實(shí)現(xiàn)也就是Ρ0* (I-A)，其輸出為C。A和Pl輸入到乘法器1，實(shí)現(xiàn)Ρ1*Α，其輸出為D。最后C、D輸入加法器2，實(shí)現(xiàn)C+D， 也就是Ρ0* (I-A) +Ρ1*Α的功能，最后輸出結(jié)果Ε。此過程中需要1個8位減法器、1個8位乘法器，1個16位加法器，其中乘法器又等同于8個8輸入選擇器以及8輸入8位加法器， 相當(dāng)于1個8位減法器、16個8輸入選擇器、2個8輸入8位加法器、1個2輸入16位加法器。經(jīng)過減法器、選擇器、加法器、加法器，數(shù)據(jù)會產(chǎn)生一定的延時。
發(fā)明內(nèi)容
本發(fā)明目的提供一種線性插值優(yōu)化電路，根據(jù)插值間的關(guān)聯(lián)性，設(shè)計不同的電路計算單元，只用一個乘法單元代替?zhèn)鹘y(tǒng)設(shè)計中兩個乘法器單元，能有效簡化計算，降低芯片設(shè)計面積。一種線性插值優(yōu)化電路，包含選擇器單元和加法器單元。選擇器單元，實(shí)現(xiàn)插值數(shù)據(jù)輸入選擇；加法器單元，實(shí)現(xiàn)選擇器輸出數(shù)值的加法計算；本發(fā)明中的選擇器單元，將傳統(tǒng)設(shè)計中的減法器單元以及多個選擇器單元統(tǒng)一設(shè)計為選擇器單元，各選擇器之間具有數(shù)學(xué)關(guān)聯(lián)性。將傳統(tǒng)設(shè)計中的多層加法器單元，設(shè)計為一個多輸入端口的加法器單元。選擇器之間的數(shù)學(xué)關(guān)聯(lián)性為線性插值電路中，設(shè)A為8位寬，I-A則為9，hlOO-Α。而9，hlOO-A = Α+Γ bl， 選擇器的選擇端從B[x]變成 A[x]， 表示取反，l’bl為常數(shù)。A
的值是0或是1，當(dāng) A
為0時，選擇器00的輸出為P0，選擇器10的輸出為0，兩個輸出相加的結(jié)果為P0。當(dāng) A
為1時，選擇器00的輸出為0，選擇器10的輸出為P1，兩個輸出相加結(jié)果為P1。即當(dāng) A
為0時輸出為P0，為1時輸出P1，本發(fā)明方案中選擇器單元的選擇器0即可實(shí)現(xiàn)。因此選擇則器0可替代選擇器00和10的功能。同理電路中的其他多個選擇器單元，均可采用上述的實(shí)現(xiàn)方式得以替換。
本發(fā)明提出的線性插值優(yōu)化電路，在性能上能夠完全替代傳統(tǒng)線性插值電路的實(shí)現(xiàn)功能，且采用的設(shè)計單元較少，在降低計算過程的同時能有效降低運(yùn)算單元的芯片設(shè)計面積。
圖1傳統(tǒng)的線性插值計算電路結(jié)構(gòu)2本發(fā)明提出的線性插值計算關(guān)聯(lián)電路結(jié)構(gòu)3本發(fā)明提出的線性插值計算實(shí)現(xiàn)電路結(jié)構(gòu)圖
具體實(shí)施例方式以下結(jié)合具體實(shí)施例及附圖對本發(fā)明提出的線性插值優(yōu)化電路的內(nèi)容進(jìn)行詳細(xì)的描述。以 A 為 8 位作為例子 P0*(9，hl00-A)+P1*A = P0* ( A)+P1*A+P0，而 A 的每一位與 A對應(yīng)位置正好相反，可以通過下列優(yōu)化得到更簡潔的電路結(jié)構(gòu)DTmpO = A
？ Pl :P0，Tmpl = A[l] ？ P1:P0, ......Tmp7 = A[7] ？ P1:P0 ；2) PA = TmpO+ {Tmp 1，1，b0} + {Tmp2，2，b0} +......+ {Tmp7，T b0}；其中A
為1選擇Pl，為0則選則PO ；同理A[1]…A[7]也適用。步驟1)中的選擇器，延遲僅相當(dāng)一級門的延遲，面積不超過一個加法器。步驟2) 中是9輸入加法器，如圖2中所示，面積和時序相當(dāng)于一個乘法器?？傮w來看，面積相當(dāng)于一個加法器和一個乘法器，面積比傳統(tǒng)方法小一半左右，時序節(jié)約1/3左右。把傳統(tǒng)電路如圖1中的減法器以及16個選擇器，通過數(shù)學(xué)上的關(guān)聯(lián)性優(yōu)化為8個選擇器。其次加法器0、1、2優(yōu)化為一個9輸入的加法器，是面積和延遲方面和一個8輸入加法器基本等同。面積從1個減法器，16個選擇器，2個8輸入加法器，1個2輸入加法器， 優(yōu)化為8個選擇器，1個9輸入加法器，如圖3中所示。延遲方面優(yōu)化后的電路需要經(jīng)過選擇器，9輸入加法器，節(jié)約了 1個減法器以及一個加法器的延遲，相當(dāng)于原有電路的1/3。
權(quán)利要求
1.一種線性插值優(yōu)化電路，包含選擇器單元和加法器單元，其特征在于所述選擇器單元由多個選擇器構(gòu)成，選擇器之間具有數(shù)學(xué)關(guān)聯(lián)性。
2.如權(quán)利要求1所述的一種線性插值優(yōu)化電路，其特征在于所述選擇器單元包含八個選擇器，實(shí)現(xiàn)插值數(shù)據(jù)輸入選擇。
3.如權(quán)利要求1所述的一種線性插值優(yōu)化電路，其特征在于所述加法器單元為九輸入的加法器。
全文摘要
本發(fā)明提供一種線性插值優(yōu)化電路，包含選擇器單元和加法器單元。將傳統(tǒng)設(shè)計中的減法器單元以及多個選擇器單元統(tǒng)一設(shè)計為選擇器單元，各選擇器之間具有數(shù)學(xué)關(guān)聯(lián)性，能夠?qū)崿F(xiàn)電路設(shè)計中只用一個乘法單元代替?zhèn)鹘y(tǒng)設(shè)計中兩個乘法器單元，能有效簡化計算，降低芯片設(shè)計面積。
文檔編號G06F7/575GK102486721SQ20101057314
公開日2012年6月6日 申請日期2010年12月3日 優(yōu)先權(quán)日2010年12月3日
發(fā)明者王永流 申請人:上海華虹集成電路有限責(zé)任公司