波形輸出方法及裝置的制作方法

專利名稱：波形輸出方法及裝置的制作方法
技術領域：
本發明涉及數字信號處理領域，具體地，涉及一種波形輸出方法及裝置。
背景技術：
信號發生器從實現原理上可以分為模擬式函數發生器和數字式信號發生器。由于模擬式函數發生器采用純模擬電路構成，因此容易受到外界環境的影響，導致輸出的波形質量、頻率和幅度精度都較差，信噪比低。而數字式信號發生器，可以避免模擬信號源的種種弊端，有著良好的頻率和幅度精度，較好的信噪比。數字式信號發生器從實現原理上可分為兩大類基于直接數字頻率合成(Direct Digital Synthesizer, DDS)技術的架構，簡稱為AFG (任意函數發生器)、基于真正可變采樣時鐘的架構，簡稱為AWG (任意波形發生器)。 以下詳細描述這兩種架構(一)AFG目前大多數的任意波形/函數發生器都是DDS信號源。圖IA是在 FPGA (Field-Programmable Gate Array，現場可編程門陣列)內部實現DDS技術的原理框圖，如圖IA所示，DDS信號源保持采樣率不變，通過下發不同形狀的波表到波形存儲器中來實現波形形狀的任意修改，通過修改頻率控制字(相位增量)來修改從波表中取點的步進， 以達到修改頻率的目的。由于無需調整時鐘頻率，其時鐘電路相對比較簡單，而其頻率的控制僅僅通過修改頻率控制字就可實現各種頻率，因此DDS信號源控制容易，頻率切換時過渡自然，不會出現畸變。基于DDS的信號源是通過在相同時間內減少或增加輸出點數，來提高或降低頻率，雖然波形存儲器中存放的波表總長度一定，但是利用頻率控制字從波表中取點時，會跳過或者重復一些點，從輸出端看，實際是改變了波表長度。DDS信號源可以進行快速的頻率切換，相噪指標比較好，適合輸出干凈規則的波形，多通道可以方便的輸出不同頻率。同樣由于DDS信號源采用的是跳點輸出策略，不可避免的會存在如下問題當用戶的頻率設置的固定采樣時鐘不足以逐點輸出用戶下發的波形時，很有可能會跳過用戶關心的特征點， 導致波形和預期的波形不一致，這在頻率較高時尤其明顯。如采樣速率為lGS/s，波表總長度為100個點，逐點輸出100個點，需要的時間是100ns，也就是輸出頻率為10MHz，當用戶需要輸出頻率為20MHz時，要求輸出100個點的時間壓縮到50ns，這必然要求提高采樣速率，但是DDS源的采樣速率不可變，從而只能每隔一個樣點讀取一個樣點，這樣總時間就降為50ns，即輸出頻率為20MHz，此時被跳過的點如果是特征點則不會被輸出。(二)AWG不同于上述的AR；，AWG是基于可變采樣時鐘的結構，圖IB為AWG的原理框圖，AWG 頻率修改依賴于一個可變的主時鐘，通過修改該采樣時鐘，來提高或降低速度，以保證波表中的每個點均能輸出。AWG在不同頻率上都可以輸出復雜的波形，波形中的任何畸變點都不會遺漏。這是因為AWG通過修改時鐘，來保證波形存儲器中的每個點都能輸出。AWG的這個特點使得它在輸出復雜波形時能夠完全不失真的輸出，這非常適合于應用在要求低抖動和非常窄的瞬變的場合。但當用戶的頻率設置要求采樣時鐘超過最大值時，只能通過修改波表來提高頻率。例如，將原來100個點構成的正弦波，換成一個50個點構成的正弦波，這需要用戶手動修改，因為AWG不支持自動跳點輸出。同時，由于AWG結構在所有通道中都依賴于同一個可變的主時鐘，所以當在多個通道中生成不同頻率時，必須為每個通道配置一個不同長度的波表。綜上所述，AFG與AWG均有其優缺點，如何將兩者的優點結合生成一種兼具上述兩種結構優點的數字式信號發生器，是目前亟待需要解決的問題。

發明內容
本發明實施例的主要目的在于提供一種波形輸出方法及裝置，以解決現有技術中的如何結合AFG與AWG優點的問題。為了實現上述目的，本發明實施例提供一種波形輸出方法，該方法包括接收輸入的包括操作模式和運行參數的配置信息，其中，操作狀態為AFG模式或者AWG模式，所述的運行參數包括頻率或者采樣率、以及波表長度；根據預定規則對所述的配置信息進行合法性驗證；在驗證結果為合法時，根據所述的配置信息設置時鐘信息和PLUPhaseLocked Loop,鎖相回路或鎖相環)；如果所述的操作模式為AFG模式，則根據設置的時鐘信息和 PLL、以及運行參數從內部存儲器中輸出波形文件；如果所述的操作模式為AWG模式，根據設置的時鐘信息和PLL控制外部波表的輸出頻率、并根據所述外部波表的輸出頻率和運行參數從外部存儲器中輸出波形文件。根據預定規則對所述的配置信息進行合法性驗證之后，所述的方法還包括如果驗證結果為非法，則根據所述的預定規則重新設置所述的配置信息，以使重新設置后的配
直{曰息合法。具體地，根據預定規則對所述的配置信息進行合法性驗證包括對所述的操作模式進行合法性驗證，包括根據所述的波表長度判斷所述的操作模式是否合法，如果所述的波表長度大于預定值，則所述的操作模式為AFG模式時為非法；對所述的頻率進行合法性驗證，包括如果所述的操作模式為AFG模式，則判斷所述的頻率是否在頻率預定范圍內， 如果所述的頻率在所述頻率預定范圍內，則所述的頻率合法；對所述的采樣率進行合法性驗證，包括如果所述的操作模式為AWG模式，則判斷所述的采樣率是否在采樣率預定范圍內，如果所述的采樣率在所述采樣率預定范圍內，則所述的采樣率合法；對所述的波表長度進行合法性驗證，包括判斷所述的波表長度是否為預定值的倍數，如果是，則表示所述的波表長度合法。本發明實施例還提供一種波形輸出裝置，所述裝置包括配置信息接收單元，用于接收輸入的包括操作模式和運行參數的配置信息，其中，所述的操作狀態為ARi模式或者 AWG模式，所述的運行參數包括頻率或者采樣率、以及波表長度；配置信息驗證單元，用于根據預定規則對所述的配置信息進行合法性驗證；時鐘信息設置單元，用于在驗證結果為合法時，根據所述的配置信息設置時鐘信息和PLL ；波形輸出單元，用于在所述的操作模式為Are模式時，根據設置的時鐘信息和PLL、以及運行參數從內部存儲器中輸出波形文件； 以及用于在所述的操作模式為AWG模式時，根據設置的時鐘信息和PLL控制外部波表的輸出頻率、并根據所述外部波表的輸出頻率和運行參數從外部存儲器中輸出波形文件。
所述的裝置還包括配置信息重設單元，用于在所述配置信息驗證單元的驗證結果為非法時，根據所述的預定規則重新設置所述的配置信息，以使重新設置后的配置信息合法。具體地，所述的配置信息驗證單元包括操作模式驗證模塊，用于對所述的操作模式進行合法性驗證，包括根據所述的波表長度判斷所述的操作模式是否合法，如果所述的波表長度大于預定值，則所述的操作模式為ARi模式時為非法；頻率驗證模塊，用于對所述的頻率進行合法性驗證，包括如果所述的操作模式為ARi模式，則判斷頻率值是否在頻率預定范圍內，如果所述的頻率在所述頻率預定范圍內，則所述的頻率合法；采樣率驗證模塊，用于對所述的采樣率進行合法性驗證，包括如果所述的操作模式為AWG模式，則判斷所述的采樣率是否在采樣率預定范圍內，如果所述的采樣率在所述采樣率預定范圍內，則所述的采樣率合法；波表長度驗證模塊，用于對所述的波表長度進行合法性驗證，包括判斷所述的波表長度是否為預定值的倍數，如果是，則表示所述的波表長度合法。借助于上述技術方案至少之一，通過選擇操作模式以及設置的時鐘信息，可以實現以AFG模式輸出波形或者以AWG模式輸出波形，從而結合了 AFG模式和AWG模式的優點， 滿足了用戶的使用。


為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。圖IA是現有技術中的FPGA內部實現DDS技術的原理框圖；圖IB是現有技術中的AWG的原理框圖；圖2A是根據本發明實施例的波形輸出裝置的結構框圖；圖2B是根據本發明實施例的波形輸出裝置的另一結構框圖；圖3是根據本發明實施例的配置信息驗證單元2的詳細結構框圖；圖4是根據本發明實施例的波形輸出裝置的詳細結構框圖；圖5和圖6是根據本發明實施例的GUI模塊參數界面示意圖；圖7是根據本發明實施例的配置參數的驗證流程圖；圖8是根據本發明實施例的GUI模塊參數界面示意圖；圖9是根據本發明實施例的頻率驗證流程圖；圖10是根據本發明實施例的在AFG模式時FPGA 43中各模塊之間的工作流程結構示意圖；圖11是根據本發明實施例的在AWG模式時FPGA 43中各模塊之間的工作流程結構示意圖；圖12是根據本發明實施例的波形輸出方法的流程圖。
具體實施例方式下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。由以上描述可知，現有技術中的Are和AWG各有優缺點AFG的優點是修改頻率方便，頻率過渡快，相噪指標好，可以在多個通道上簡便的一次提供多個頻率，相對比較經濟， 適合輸出干凈規則的信號波形；AFG的缺點是抖動比較大，對非常窄的瞬變波形的輸出能力差，不能保證輸出用戶波形的每個特征點；AWG的優點是可以在允許范圍內的各個頻率上均輸出相同的復雜波形，絕對不會丟失用戶波形的特征點，且抖動小，可以保證準確的復現瞬變、邊沿上升時間和噪聲效應；AWG的缺點是頻率切換時不如AFG快捷，相噪指標一般低于AFG，在多個通道輸出不同頻率時比較麻煩，且價格較高。基于此，作為折中的選擇，本發明實施例提供了一種波形輸出方法及裝置，即，在基于DDS的ARi基礎上，通過設置時鐘信息來實現AWG功能，以同時滿足ARi和AWG的應用。以下結合附圖對本發明進行詳細說明。實施例一本發明實施例提供一種波形輸出裝置，圖2A是該裝置的結構框圖，如圖2A所示， 該裝置包括配置信息接收單元1，用于接收輸入的包括操作模式和運行參數的配置信息，其中，操作狀態為AFG模式或者AWG模式，運行參數包括頻率或者采樣率、以及波表長度，具體地，在操作狀態為AFG模式時，運行參數包括頻率和波表長度，在操作狀態為AWG模式時， 運行參數包括采樣率和波表長度；配置信息驗證單元2，用于根據預定規則對配置信息進行合法性驗證；這里的預定規則具體是對配置信息的限制，可以由系統設置或者用戶預先設置，具體地，預定規則可以包括頻率預定范圍、采樣率預定范圍、以及對波表長度的規定等；時鐘信息設置單元3，用于在驗證結果為合法時，根據配置信息設置時鐘信息和 PLL, PLL利用外部輸入的參考信號控制環路內部振蕩信號的頻率和相位，能將一個較低的參考頻率鎖相成一個較高的頻率，如本實施案例中，配置PLL的輸入參考信號為10MHz，則 PLL的輸出頻率高達IGHz ；波形輸出單元4，用于在操作模式為AR；模式時，根據設置的時鐘信息和PLL、以及運行參數從內部存儲器中輸出波形文件；以及用于在操作模式為AWG模式時，根據設置的時鐘信息和PLL控制外部波表的輸出頻率、并根據外部波表的輸出頻率和運行參數從外部存儲器中輸出波形文件。由以上描述可以看出，通過時鐘信息設置單元設置時鐘信息和PLL，使得波形輸出單元可以以AFG模式或者AWG模式輸出波形，克服了現有技術的信號發生器僅能以AFG模式或者AWG模式輸出波形，本發明實施例的裝置兼容了 AFG模式或者AWG模式的優點。具體地，如圖2B所示，上述裝置還包括配置信息重設單元5，用于在配置信息驗證單元的驗證結果為非法時，根據上述預定規則重新設置配置信息，以使重新設置后的配置 fn息合法ο圖3是配置信息驗證單元2的詳細結構框圖，如圖3所示，該配置信息驗證單元2 包括
操作模式驗證模塊21，用于對操作模式進行合法性驗證，包括根據波表長度判斷操作模式是否合法，如果波表長度大于預定值，則操作模式為AWG模式時合法，操作模式為ARi模式時為非法；頻率驗證模塊22，用于對頻率進行合法性驗證，包括如果操作模式為ARi模式， 則判斷頻率值是否在頻率預定范圍內，如果頻率在頻率預定范圍內，則頻率合法；采樣率驗證模塊23，用于對采樣率進行合法性驗證，包括如果操作模式為AWG模式，則判斷采樣率是否在采樣率預定范圍內，如果采樣率在采樣率預定范圍內，則采樣率合法；波表長度驗證模塊對，用于對波表長度進行合法性驗證，包括判斷波表長度是否為預定值的倍數，如果是，則表示波表長度合法。為了進一步理解本發明實施例，以下結合圖4所示的結構詳細描述本發明實施例，圖4示出了根據本發明實施例的基于DDS的結合了 AFG和AWG功能的波形輸出裝置， 如圖4所示，該波形輸出裝置4主要包括DSP 42和FPGA 43，用戶通過輸出接口 41或者遠程命令設置配置參數，例如，操作模式、頻率、波形等，這些配置參數發送給DSP后會被記錄下來，然后DSP驗證配置參數合法后、將配置參數下發給FPGA，控制FPGA的工作狀態，并通過FPGA控制各種外設44的工作狀態，以便得到正確的波形輸出。以下詳細描述DSP 42和 FPGA 43。DSP 42軟件模塊主要分為三大塊遠程命令處理和狀態機模塊(SSM)421、用戶圖形接口(⑶I)模塊422、功能模塊(Function)423。遠程命令處理接收各種遠程命令，如用戶通過USB下發的大波表，并將接收的遠程命令發送給狀態機，狀態機負責記錄遠程命令中的配置參數，如各種操作狀態、運行過程中的參數等，并根據配置參數控制GUI模塊及 Function模塊；GUI模塊作為與用戶進行交互的界面，用戶設置的各種參數均能在GUI模塊反應出來；Function模塊主要負責對用戶輸入的配置參數進行驗證以及對FPGA的接口，基本上用戶的所有配置，均通過Function模塊下發給FPGA。現有技術中的AFG的參數設置一般包括頻率/周期、幅度/高電平、偏移/低電平、起始相位等，用戶可以通過選擇對應的菜單，來設置菜單所對應的參數。圖5和圖6是根據本發明實施例的GUI模塊的參數界面示意圖，如圖5和6所示，顯示界面上增加了一個 “模式(Mode) ”參數，用戶可以通過切換模式來決定當前工作于何種操作模式，ARi模式或者 AWG模式，可以將“模式(Mode)”參數的取值命名為“普通(Normal)和播放(Play)”，其中， “普通”表示以AFG的方式輸出波形，“播放”表示以AWG的方式逐點輸出波形。處于“普通” 模式時，用戶可以像操作任何其它普通ARi—樣，設置頻率和周期。而處于“播放”模式時， 用戶可設的參數不再是“頻率”，而是換成了 “采樣率”。Function模塊對用戶輸入的參數進行合法性驗證是必要的，因為用戶并不總是輸入合法的參數，這樣可以保證參數配置時，總能以正確的參數配置FPGA和外設，使FPGA和外設工作在正常的狀態下。參數合法性的工作主要由SSM調用Function模塊提供的驗證函數完成。圖7示出了 Function模塊進行驗證參數的流程，如圖7所示，該流程包括步驟701，用戶設置配置參數并輸入；步驟702，SMM接收配置參數，該配置參數包括參數模式、頻率(或者采樣率)和波表長度驗證；
步驟703，FUNCTION驗證配置參數，具體的驗證包括Arb模式驗證(即，上述的參數模式驗證)、頻率驗證、采樣率驗證、波表長度驗證；如果配置參數不合法，則根據預定規則修改不合法的參數；步驟704，將通過驗證的參數配置到FPGA或者外設。以下詳細描述Function模塊驗證參數的各個過程。(I)Arb模式驗證(即，上述的參數模式驗證)雖然Arb的兩種模式是通過菜單切換的，可選項只有兩個(普通和播放)，用戶無法設置成其它模式，也仍然需要對模式切換的行為進行驗證。這是因為，當波表長度大于預定值，例如，該預定值為16Mpts時，是不允許以普通模式進行輸出的，只能處于播放模式。 所以當用戶在切換模式時，需要受到當前波表長度的限制，如果用戶配置的波表長度小于等于16Mpts，則可以允許用戶隨意進行普通或者播放模式的切換，當大于16Mpts時，限定用戶切換Arb模式的行為無效，并且使模式菜單變灰，且處于播放模式下，起始相位參數無效，對應菜單也變灰，同時替換原來“頻率/周期”菜單所處的位置為“采樣率”，具體可參見圖8所示的界面。(2)頻率驗證當處于普通AFG模式時，用戶可以輸入頻率或者周期，當用戶輸入頻率時，需要保證輸入的頻率在預定范圍內，例如，頻率不小于luHz、并且不大于50MHz。當用戶輸入周期時，需要保證輸入的周期不小于20ns，并且不大于lMs。如果輸入的頻率值超過最大值或者低于最小值，則將預定范圍的最大值設置為當前參數，如果頻率值小于最小值，則將預定范圍的最小值設置為當前參數。圖9是頻率驗證的流程圖，如圖9所示，該流程包括步驟901，判斷頻率輸入值是否大于預定范圍內的最大值，如果是，則進行步驟 902，否則進行步驟903 ；步驟902，修改頻率輸入值為最大值；步驟903，判斷頻率輸入值是否小于預定范圍內的最小值，如果是，則進行步驟 904，否則表示該頻率輸入值合法；步驟904，修改頻率輸入值為最小值。(3)采樣率驗證當處于播放AWG模式時，用戶可設置的采樣率最大值為0x10000000，最小值為0， 驗證流程可參考上述圖9所示的頻率驗證過程。在具體實施時，提供給用戶設置的“采樣率”參數不是以Sa/s為單位的量，也不是以Hz為單位的量，而是指在最大時鐘lG&i/s的基礎上進行多少分頻，最終采樣率計算公式如下
權利要求
1.一種波形輸出方法，其特征在于，所述的方法包括接收輸入的包括操作模式和運行參數的配置信息，其中，所述的操作狀態為任意函數發生器AFG模式或者任意波形發生器AWG模式，所述的運行參數包括頻率或者采樣率、以及波表長度；根據預定規則對所述的配置信息進行合法性驗證；在驗證結果為合法時，根據所述的配置信息設置時鐘信息和鎖相環PLL ；如果所述的操作模式為AFG模式，則根據設置的時鐘信息和PLL、以及運行參數從內部存儲器中輸出波形文件；如果所述的操作模式為AWG模式，根據設置的時鐘信息和PLL控制外部波表的輸出頻率、并根據所述外部波表的輸出頻率和運行參數從外部存儲器中輸出波形文件。
2.根據權利要求1所述的方法，其特征在于，根據預定規則對所述的配置信息進行合法性驗證之后，所述的方法還包括如果驗證結果為非法，則根據所述的預定規則重新設置所述的配置信息，以使重新設置后的配置信息合法。
3.根據權利要求1所述的方法，其特征在于，根據預定規則對所述的配置信息進行合法性驗證包括對所述的操作模式進行合法性驗證，包括根據所述的波表長度判斷所述的操作模式是否合法，如果所述的波表長度大于預定值，則所述的操作模式為ARi模式時為非法；對所述的頻率進行合法性驗證，包括如果所述的操作模式為AFG模式，則判斷所述的頻率是否在頻率預定范圍內，如果所述的頻率在所述頻率預定范圍內，則所述的頻率合法；對所述的采樣率進行合法性驗證，包括如果所述的操作模式為AWG模式，則判斷所述的采樣率是否在采樣率預定范圍內，如果所述的采樣率在所述采樣率預定范圍內，則所述的采樣率合法；對所述的波表長度進行合法性驗證，包括判斷所述的波表長度是否為預定值的倍數， 如果是，則表示所述的波表長度合法。
4.一種波形輸出裝置，其特征在于，所述的裝置包括配置信息接收單元，用于接收輸入的包括操作模式和運行參數的配置信息，其中，所述的操作狀態為AFG模式或者AWG模式，所述的運行參數包括頻率或者采樣率、以及波表長度；配置信息驗證單元，用于根據預定規則對所述的配置信息進行合法性驗證；時鐘信息設置單元，用于在驗證結果為合法時，根據所述的配置信息設置時鐘信息和PLL ；波形輸出單元，用于在所述的操作模式為AFG模式時，根據設置的時鐘信息和PLL、以及運行參數從內部存儲器中輸出波形文件；以及用于在所述的操作模式為AWG模式時，根據設置的時鐘信息和PLL控制外部波表的輸出頻率、并根據所述外部波表的輸出頻率和運行參數從外部存儲器中輸出波形文件。
5.根據權利要求4所述的裝置，其特征在于，所述的裝置還包括配置信息重設單元，用于在所述配置信息驗證單元的驗證結果為非法時，根據所述的預定規則重新設置所述的配置信息，以使重新設置后的配置信息合法。
6.根據權利要求4所述的裝置，其特征在于，所述的配置信息驗證單元包括 操作模式驗證模塊，用于對所述的操作模式進行合法性驗證，包括根據所述的波表長度判斷所述的操作模式是否合法，如果所述的波表長度大于預定值，則所述的操作模式為 Are模式時為非法；頻率驗證模塊，用于對所述的頻率進行合法性驗證，包括如果所述的操作模式為AFG 模式，則判斷頻率值是否在頻率預定范圍內，如果所述的頻率在所述頻率預定范圍內，則所述的頻率合法；采樣率驗證模塊，用于對所述的采樣率進行合法性驗證，包括如果所述的操作模式為 AffG模式，則判斷所述的采樣率是否在采樣率預定范圍內，如果所述的采樣率在所述采樣率預定范圍內，則所述的采樣率合法；波表長度驗證模塊，用于對所述的波表長度進行合法性驗證，包括判斷所述的波表長度是否為預定值的倍數，如果是，則表示所述的波表長度合法。
全文摘要
本發明提供一種波形輸出方法及裝置，其中，該方法包括接收輸入的包括操作模式和運行參數的配置信息，其中，操作狀態為AFG模式或者AWG模式，運行參數包括頻率或者采樣率、以及波表長度；根據預定規則對配置信息進行合法性驗證；在驗證結果為合法時，根據配置信息設置時鐘信息和PLL；如果操作模式為AFG模式，則根據設置的時鐘信息和PLL、以及運行參數從內部存儲器中輸出波形文件；如果操作模式為AWG模式，根據設置的時鐘信息和PLL控制外部波表的輸出頻率、并根據外部波表的輸出頻率和運行參數從外部存儲器中輸出波形文件。通過本發明，可以結合AFG模式和AWG模式的優點，滿足用戶的使用。
文檔編號G06F1/02GK102467151SQ20101053114
公開日2012年5月23日 申請日期2010年11月3日 優先權日2010年11月3日
發明者李維森, 王悅, 王鐵軍 申請人:北京普源精電科技有限公司