專利名稱：一種soi體電阻建模方法
技術領域：
本發明涉及半導體器件建模技術領域，尤其涉及一種SOI體電阻建模方法。
背景技術：
由于SOI CMOS電路實現了完全的介質隔離，pn結面積小，不存在體硅CMOS技術中寄生的場區MOS管和可控硅結構，因而輻射產生的光電流可以比體硅CMOS電路小近三個數量級，使得SOI電路在抗單粒子事件、瞬時輻射等方面有著突出優勢。然而由于BOX (buried oxide)層的存在，SOI存在一個浮空區域，從而會產生浮體效應。浮體效應會引起翹曲效應、寄生雙極晶體管效應、反常的亞閾值斜率、器件閾值電壓漂移等。為了解決這一問題，一般有兩種方法一種是采用體接觸；另一種是從工藝角度出發采取的一些方法，比如BESS、在源漏摻雜Ge等。H型柵是目前最常用的一種體接觸方法。人們曾經認為體接觸完全解決了這一問題，然而令人遺憾的是，當器件的寬度比較大時，由于體電阻的存在，體接觸效果并不是很好，體接觸對器件中部的控制力減弱，這會使得器件的性能介于浮體器件與理想體接觸之間。為了使得器件的模擬更加準確，BSIM S0I4. 0中引入了 rbody這個參數。在BSIM SOI中，rbody是一個常數，體電阻只與器件尺寸相關，與電壓偏置無關。然而實際上器件的電壓偏置對體電阻有很大的影響，但是這一點并沒有在BSIM SOI中體現出來，本發明就是為了解決目前的體電阻模型與電壓偏置無關這一問題而產生的。
發明內容
(一)要解決的技術問題有鑒于此，本發明的主要目的在于針對現有體電阻模型與電壓偏置無關的不足， 提出一種更加準確的SOI體電阻建模方法。( 二 )技術方案為達到上述目的，本發明提供了一種SOI體電阻建模方法，該方法包括步驟1 計算中性體區橫截面面積；步驟2 根據中性體區橫截面面積建立SOI體電阻初步模型；步驟3 對SOI體電阻初步模型進行優化，形成最終的SOI體電阻模型。上述方案中，所述步驟1包括先計算不同偏置下耗盡區的寬度Xdf、 Xdb、al 和 a2，然后根據公式 Sl = (Dldd-Xdf) X (l-al-a2_2ol)和 S2 = (tsi-Dldd-Xdb) X (l+l-al-a2) /2計算中性體區橫截面面積S = S1+S2，其中Xdf為正界面的耗盡層寬度，Xdb為背界面的耗盡層寬度，ol為交疊長度，1為器件溝道長度，al和a2分別為源體Pn結合漏體pn結在體區的耗盡層寬度，Dldd為LDD結構的深度，al、a2、Xdf、Xdb 都和電壓偏置相關。上述方案中，步驟2中所述根據中性體區橫截面面積建立SOI體電阻初步模型，是指從最基礎的電阻公式出發，以中性體區橫截面面積的計算為基礎，建立含有未知參數的體電阻模型rbody = W/q ( μ plNA1Sl+ μ p2NA2S2)，并且在程序里通過循環語句體現體電阻與體電位的相互影響。上述方案中，步驟3中所述對SOI體電阻初步模型進行優化，形成最終的SOI體電阻模型，是測試不同體偏、柵偏、漏偏下的體電阻，獲得測試數據后，通過改變參數遷移率和摻雜濃度，使得模擬數據與測試數據達到吻合。上述方案中，所述通過改變參數遷移率和摻雜濃度使得模擬數據與測試數據達到吻合的過程中，如果模擬數據大于測試數據，則提高遷移率和摻雜濃度；反之則降低遷移率和摻雜濃度。(三)有益效果從上述技術方案可以看出，本發明具有以下有益效果本發明提供的這種對SOI體電阻建模方法，體現了電壓偏置對體電阻的影響，從而使得器件的模擬更加準確，電路的模擬更加可靠。
圖1是本發明提供的SOI體電阻建模的方法流程圖；圖2是本發明提供的SOI體電阻建模方法所需的器件簡化橫截面圖；圖3是不同漏壓下的體電阻測試數據與模擬數據對比；圖4是不同柵壓下的體電阻測試數據與模擬數據對比；圖5是不同體偏下的體電阻測試數據與模擬數據對比。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本發明提供的SOI體電阻建模方法進一步詳細說明。如圖1所示，圖1是本發明提供的SOI體電阻建模的方法流程圖，該方法包括以下步驟步驟1 計算中性體區橫截面面積；步驟2 根據中性體區橫截面面積建立SOI體電阻初步模型；步驟3 對SOI體電阻初步模型進行優化，形成最終的SOI體電阻模型。其中，步驟1中所述計算中性體區橫截面面積是先計算不同偏置下耗盡區的寬度 Xdf、Xdb、al 和 a2，然后根據公式 Sl = (Dldd-Xdf) X (l-al-a2_2ol)和 S2 = (tsi-Dldd-Xdb) X (l+l-al-a2) /2計算中性體區橫截面面積S = S1+S2，其中Xdf為正界面的耗盡層寬度，Xdb為背界面的耗盡層寬度，ol為交疊長度，1為器件溝道長度，al和a2分別為源體Pn結合漏體pn結在體區的耗盡層寬度，Dldd為LDD結構的深度，al、a2、Xdf、Xdb 都和電壓偏置相關。圖2示出了本發明提供的SOI體電阻建模的方法所需的器件簡化橫截面圖。步驟2中所述根據中性體區橫截面面積建立SOI體電阻初步模型，是指從最基礎的電阻公式出發，以中性體區橫截面面積的計算為基礎，建立含有未知參數的體電阻模型 rbody = W/q (μ piNAiS1+μρ#Α2δ2)，并且在程序里通過循環語句體現體電阻與體電位的相互影響。
由電阻公式R= ρ 1/S (其中R為電阻，P為電阻率，1為電阻長度，S為電阻截面積)及圖2可以得到rbody = W/qypNA(Sl+S2)，其中rbody為體電阻，W為器件寬度，NA為體摻雜濃度，up為為空穴遷移率，q為電子電量。由于器件體區上下摻雜濃度不一樣，因此rbody = W/q ( μ pl、Sl+μ p0A2S2)，其中 NAl為體區上部摻雜濃度，NA2為體區下部摻雜濃度。由于體電阻與體電壓相互影響，因此兩者存在迭代的過程，在程序里通過for語句實現，簡要內容如下for(i = 0 ；abs (Vbs-VbsO) < 0. 001 ； i++){VbsO = Vbs0+0. 001 ；rbody = f (VbsO, Vgs, Vds)；Vbs = rbody*Ibs ；}至此，體電阻模型已經初步建立。然后對SOI體電阻初步模型進行優化，形成最終的SOI體電阻模型。測試不同體偏、柵偏、漏偏下的體電阻，獲得測試數據后，根據測試數據調節遷移率和摻雜濃度等相關參數，使得模擬數據與測試數據達到很好的吻合，體電阻模型便最終形成。在通過改變參數遷移率和摻雜濃度使得模擬數據與測試數據達到吻合的過程中，如果模擬數據大于測試數據，則提高遷移率和摻雜濃度；反之則降低遷移率和摻雜濃度。圖3、圖4和圖5示出了不同漏壓、柵壓和體偏下的體電阻測試數據與模擬數據對比。從圖3、圖4和圖5可以看出，本發明提供的這種SOI體電阻建模方法的模擬數據可以很好的與測試數據吻合，體現了電壓偏置對體電阻的影響。以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，并不用于限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種SOI體電阻建模方法，其特征在于，該方法包括 步驟1 計算中性體區橫截面面積；步驟2 根據中性體區橫截面面積建立SOI體電阻初步模型；步驟3 對SOI體電阻初步模型進行優化，形成最終的SOI體電阻模型。
2.根據權利要求1所述的SOI體電阻建模方法，其特征在于，所述步驟1包括 先計算不同偏置下耗盡區的寬度Xdf、Xdb、al和a2，然后根據公式Sl =(Dldd-Xdf) X (l-al-a2-2ol)和 S2 = (tsi-Dldd-Xdb) X (1+I_al_a2)/2 計算中性體區橫截面面積S = S1+S2，其中Xdf為正界面的耗盡層寬度，Xdb為背界面的耗盡層寬度，ol為交疊長度，1為器件溝道長度，al和a2分別為源體pn結合漏體pn結在體區的耗盡層寬度， Dldd為LDD結構的深度，al、a2、Xdf、Xdb都和電壓偏置相關。
3.根據權利要求1所述的SOI體電阻建模方法，其特征在于，步驟2中所述根據中性體區橫截面面積建立SOI體電阻初步模型，是指從最基礎的電阻公式出發，以中性體區橫截面面積的計算為基礎，建立含有未知參數的體電阻模型rbody = ff/q( Up1NmSI+μ p2NA2S2)， 并且在程序里通過循環語句體現體電阻與體電位的相互影響。
4.根據權利要求1所述的SOI體電阻建模方法，其特征在于，步驟3中所述對SOI體電阻初步模型進行優化，形成最終的SOI體電阻模型，是測試不同體偏、柵偏、漏偏下的體電阻，獲得測試數據后，通過改變參數遷移率和摻雜濃度，使得模擬數據與測試數據達到吻
5.根據權利要求4所述的SOI體電阻建模方法，其特征在于，所述通過改變參數遷移率和摻雜濃度使得模擬數據與測試數據達到吻合的過程中，如果模擬數據大于測試數據，則提高遷移率和摻雜濃度；反之則降低遷移率和摻雜濃度。
全文摘要
本發明公開了一種SOI體電阻建模方法，該方法包括步驟1計算中性體區橫截面面積；步驟2根據中性體區橫截面面積建立SOI體電阻初步模型；步驟3對SOI體電阻初步模型進行優化，形成最終的SOI體電阻模型。利用本發明，實現了對體電阻的精確計算，體現了電壓偏置對體電阻的影響，使得器件的模擬更加準確，從而確保電路的模擬結果更加可靠。
文檔編號G06F17/50GK102298655SQ20101021727
公開日2011年12月28日 申請日期2010年6月23日 優先權日2010年6月23日
發明者卜建輝, 畢津順, 韓鄭生 申請人:中國科學院微電子研究所