專利名稱：使用一時鐘緩沖器及多個觸發器的功率節省電路的制作方法
技術領域：
本發明涉及經設計以在操作期間節約功率的電路結構。更具體來說，本發明涉及 依賴于多個觸發器來節約功率的電路設計。
背景技術：
觸發器為常見的電子電路元件。通常，典型的單一觸發器包含一個內部時鐘緩沖 器。內部時鐘緩沖器通常包含兩個反相器。內部時鐘緩沖器通常驅動四個開關。在傳統的電路設計中，兩個反相器的大小相當大以確保觸發器滿足對特定電路的 性能要求。使用大時鐘反相器的一個優點在于電路設計者可實現電路的受驅動能力的顯著 增加。此外，大時鐘反相器可增加電路速度。遺憾地，這些優點被與大時鐘反相器的使用相關聯的至少一個缺點抵消。具體來 說，大時鐘反相器增加電路的功率，且此對于整體系統實施方案來說可為顯著的。在其中將 要最小化功率消耗的電路中，此可呈現對傳統觸發器電路的實際實施方案的障礙。
發明內容
因此，本發明的一個方面是提供一種并入有多個觸發器的電路設計，其中使功率 消耗更高效。換句話說，本發明提供一種并入有若干觸發器但也不包含消耗不合意的功率量的 大時鐘反相器的電路設計。
將結合數個圖來描述本發明，圖中圖1是典型觸發器的電路示意圖；圖2是根據本發明的基于觸發器的電路設計的第一實施例的電路示意圖；且圖3根據本發明的基于觸發器的電路設計的第二實施例的電路示意圖。
具體實施例方式現在將結合本發明的隨附圖式來描述本發明的數個實施例。如所屬領域的技術人 員應立即明了，存在所列舉實施例的可采用的眾多變化及等效形式，此并不背離本發明的 范圍。本發明打算涵蓋所屬領域的技術人員在閱讀及理解本發明之后即可了解的任何變化及等效形式。圖1圖解說明所屬領域的技術人員已知的電路10的設計的一個典型的示意圖。具 體來說，電路10代表典型的觸發器。如圖1中所圖解說明，電路10包含時鐘緩沖器12及觸發器14。如下文更詳細地 論述，時鐘緩沖器12產生用于觸發器14的時鐘信號。時鐘緩沖器12包含彼此串聯連接的兩個反相器16、18。反相器16接收外部時鐘 信號CK。反相器16接著操縱時鐘信號CK以產生時鐘信號Qii，此遵循兩條路徑。在第一 路徑中，時鐘信號CKi提供到反相器18。在第二路徑中，時鐘信號Qii提供到兩個開關20、 26。響應于接收到時鐘信號Qii，反相器18修改時鐘信號Qii并產生時鐘信號CKi。時鐘 信號CKi提供到兩個開關22、24。如圖1中所顯示，外部數據D連同時鐘信號CK為觸發器電路10的輸入。如圖所 示，數據D提供到電路10內的觸發器14。來自觸發器14及還有電路10的輸出數據由字母 “Q”表不。如圖1中所顯示，數據D穿過開關20傳遞到反相器28。反相器28產生采取兩個 可能路線中的一者的經變換數據信號D1。在第一路線中，數據Dl繼續進行到反相器30。在 反相器30處，將數據Dl變換成數據D2，其中數據D2在開關22之后于在反相器觀的上游 但在開關20的下游的點處重新加入數據流且變為到反相器觀的輸入。也如圖1中所顯示，數據Dl繼續進行到開關M。從開關M，數據Dl傳遞到反相 器32，其中將數據Dl變換成數據Q。在一個路徑中，數據Q從觸發器14且因此從電路10 退出。在另一路徑中，數據Q被引導到反相器34，其中將數據Q變換成數據D3。數據D3接 著傳遞穿過開關26，其中數據D3在開關M之后重新進入數據串流。如圖所示，數據D3于 在開關M之后但在反相器32之前的點處加入數據串流。如上文所提及，此觸發器方法的一個優點在于時鐘反相器16、18可經供電使得存 在觸發器電路10的顯著增益以及還有顯著速度。觸發器電路10的此實施方案的缺點在于 時鐘反相器16、18為大的且因此消耗觸發器電路10的相應地大的功率量。當今，工藝技術已延伸到集成電路的深亞微米等級(即，< 90nm)。如所屬領域的 技術人員應了解，隨著制造商以此亞微米等級(或低于亞微米等級)制作電路，使晶體管大 小越來越小。以此等級形成的晶體管的大小對觸發器中的時鐘反相器的大小施加限制。換 句話說，隨著在大小上將晶體管最小化，觸發器中的相關聯時鐘反相器的大小也被最小化。 然而，小大小未必導致降低的性能或能力。確定為最小大小的反相器能夠驅動四個以上開 關而不喪失速度性能(例如，最大頻率、轉變時間、設置時間、保存時間等)。換句話說，有可 能將僅連接到一個內部時鐘緩沖器(由兩個反相器構成)的相同觸發器中的兩者連接在一 起。這樣做，有可能節省構成時鐘緩沖器的兩個內部反相器的功率消耗，其在傳統電路設計 中原本將提供給第二觸發器。在實際設計中，當兩個觸發器(包括八個開關)連接在一起時，可有必要最低限度 地調整第二時鐘反相器大小以確保雙觸發器具有類似于單一觸發器的性能。圖2提供根據本發明的電路36的示意圖。如立即明了，所述電路包含兩個觸發器 38、40。這些觸發器38、40兩者由同一時鐘緩沖器42驅動。如圖2中所圖解說明，時鐘緩沖器42包含兩個反相器44、46。反相器44接收外部時鐘信號CK、修改時鐘信號CK并產生時鐘信號Q￡i。如所圖解說明，時鐘信號Qii作為輸 入提供到反相器46中，反相器46修改時鐘信號Qii以產生時鐘信號CKi。時鐘信號Qii提供到開關48、54、56及62。時鐘信號CKi又提供到開關50、52、58 及60。如圖2中所顯示，數據D4穿過開關48傳遞到反相器64。反相器64產生采取兩 個可能路線中的一者的經變換數據信號D5。在第一路線中，數據D5繼續進行到反相器66。 在反相器66處，將數據D5變換成數據D6，其中數據D6于在反相器64的上游但在開關48 的下游的點處重新加入數據串流且提供到反相器64的輸入。也如圖2中所顯示，數據D5繼續進行到開關52。從開關52，數據D5傳遞到反相 器68，其中將數據D5變換成數據Ql。在一個路徑中，數據Ql從電路觸發器38 (且因此從 電路36)退出。在另一路徑中，數據Ql被引導到反相器70，其中將數據Ql變換成數據D7。 數據D7接著傳遞穿過開關M，其中數據D7于在開關52之后但在反相器68之前的點處重 新加入數據串流。關于觸發器40，數據D8穿過開關56傳遞到反相器72。反相器72產生采取兩個可 能路線中的一者的經變換數據信號D9。在第一路線中，數據D9繼續進行到反相器74。在 反相器74處，將數據D9變換成數據D10。數據DlO于在反相器72的上游但在開關56的下 游的點處重新加入數據串流且提供到反相器72的輸入。也如圖2中所顯示，數據D9繼續進行到開關60。從開關60，數據D9傳遞到反相 器76，其中將數據D9變換成數據Q2。在一個路徑中，數據Q2從觸發器40(且因此從電路 40)退出。在另一路徑中，數據Q2被引導到反相器78，其中將數據Q2變換成數據D11。數 據Dll接著傳遞穿過開關62，其中數據Dll于在開關60之后但在反相器76之前的點處重 新加入數據串流。如從圖2立即明了，存在到電路36的三個輸入數據D4、數據D8及時鐘信號CK。 存在來自電路36的兩個輸出輸出數據Ql及輸出數據Q2。實驗指示，對于90nm及65nm工藝技術兩者，當兩個觸發器38、40與僅兩個最小大 小的時鐘反相器44、46組合在一起時，有可能形成以類似于單一觸發器的方式執行的雙觸 發器電路36。具體來說，雙觸發器電路36以與單一觸發器相同的速度或幾乎相同的速度操 作。此外，與兩個單一觸發器的功率消耗相比，內部切換功率消耗減少約15%到25%。預期在大設計中使用雙觸發器電路36來替代兩個單一觸發器會導致裝置的時鐘 樹的顯著功率節省，因為時鐘樹的匯點數目減少至少二分之一(或二分之一以上)。減少的 時鐘樹負載準許對更小數目的時鐘樹緩沖器的依賴性。在一個所預期的實施例中，基于與 現有技術設計的比較，時鐘樹緩沖器的數目可減少一半(或一半以上)。圖3提供本發明的第二實施例(電路80)的示意圖。電路80包含三個觸發器38、 40及82。由于電路80通過添加第三觸發器82而修改電路36，因此所述觸發器中的兩者 38、40的參考編號保持相同。因此，提供第三觸發器82的論述以簡化電路82的論述。所述 第三觸發器包含四個開關84、86、88、90及四個反相器92、94、96、98。如圖3中所圖解說明，第三觸發器82接收數據D12，數據D12穿過開關84傳遞到 反相器92。反相器92產生采取兩個可能路線中的一者的經變換數據信號D13。在第一路 線中，數據D13繼續進行到反相器94。在反相器94處，將數據D13變換成數據D14。數據D14于在反相器92的上游但在開關84的下游的點處重新加入數據串流且提供到反相器92 的輸入。也如圖3中所顯示，數據D13繼續進行到開關88。從開關88，數據D13傳遞到反 相器96，其中將數據D13變換成數據Q3。在一個路徑中，數據Q3從觸發器82 (且因此從電 路80)退出。在另一路徑中，數據Q3被引導到反相器98，其中將數據Q3變換成數據D15。 數據D15接著傳遞穿過開關90，其中數據D15于在開關88之后但在反相器96之前的點處 重新加入數據串流。如從圖3立即明了，存在到電路80的四個輸入數據D4、數據D8、數據D12及時鐘 信號CK。存在來自電路80的三個輸出輸出數據Q1、輸出數據Q2及輸出數據Q3。在本發明所預期的其它實施例中，四個或四個以上觸發器可與單一時鐘緩沖器相關聯。另外，預期在本文中所描述的實施例中的一者或一者以上中，時鐘反相器44、46 中的一者或兩者可經確定大小以呈現最小方面。當如此確定大小時，時鐘反相器44、46可 經確定大小以消耗最小的功率量。或者，可使時鐘反相器44、46在物理大小上與可針對所 采用的工藝技術所形成的一樣小(例如，<90nm)。所屬領域的技術人員應明了其它變化形 式。與這些變化形式一致，時鐘反相器44或46中的僅一者可經確定大小以呈現最小 方面。此可僅包含反相器44或反相器46。在另一所預期的實施例中，時鐘反相器44及46 兩者可經確定大小以呈現最小方面。嵌入于ASIC處理器中在典型的專用集成電路(“ASIC”)設計流程中，復雜電路是使用例如VHSIC(極高 速度集成電路)硬件描述語言(“VHDL”)或Verilog(硬件描述語言(“HDL”))等高級硬 件規范語言設計的。合成工具將此轉換成門級網表。這些門接著經歷產生可用于制造實施 復雜電路的芯片的最終掩模的進一步處理。當從高級規范轉換成門級網表時，所述合成工具選擇門的組合以實施使用高級語 言規定的行為。從規定可用門、其功能行為、大小、速度及功率的庫選擇所述門。對所述合 成工具賦予約束集合，即，針對總大小、速度、功率等的目標。所述合成工具從可用庫元件選 擇產生相同功能的門組合，其是以高等級規定的且最佳滿足所述目標。此庫及等效的其它數據庫向在ASIC設計流程中使用的其它工具提供信息。其信 息已添加到在ASIC流程中使用的所有數據庫的元件稱為單元。對于將要在ASIC流程中有用的雙觸發器及多觸發器，預期其可用作單元。換句話 說，其被提供為庫元件使得合成工具可選擇其且關于雙觸發器及多觸發器的信息添加到所 有數據庫，使得流程中所涉及的所有工具可對其進行操作。通常，使單元以具有不同設計強度的不同版本可用，所述不同版本具有相同功能 但具有不同性能、大小及功率特性。參考圖2及圖3，電路36、80可作為個別單元來依賴，本文中所描述的且所屬領域 的技術人員所了解的變化及等效形式的其它電路也可如此。在單元的變化形式中，觸發器38、40、82可用作標準ASIC流程中的單元。類似地， 觸發器38、40、82及時鐘緩沖器42可用作標準ASIC流程中的一個單元或用作多個單元。如上文所提及，時鐘緩沖器42中的反相器44、46中的一者或兩者可經確定大小以呈現最小方 如上文所提及，已描述本發明的數個實施例。存在所列舉實施例的可采用的眾多 變化及等效形式，此并不背離本文所附的權利要求書所述的本發明范圍。本發明打算涵蓋 那些變化及等效形式。
權利要求
1.一種電路，其包括時鐘輸入，其用于至少一個時鐘信號；僅一個時鐘緩沖器，其連接到所述時鐘輸入，所述僅一個時鐘緩沖器基于所述至少一 個時鐘信號而產生至少第一經修改時鐘信號及第二經修改時鐘信號；多個觸發器，其連接到所述僅一個時鐘緩沖器，所述多個觸發器中的每一者接收所述 第一經修改時鐘信號及所述第二經修改時鐘信號；多個數據輸入，每一數據輸入連接到所述多個觸發器中的至少一者以將輸入數據提供 到所述多個觸發器；及多個數據輸出，每一數據輸出連接到所述多個觸發器中的至少一者以從所述多個觸發 器提供輸出數據；其中所述多個觸發器中的每一者利用所述第一經修改時鐘信號及所述第二經修改時 鐘信號將所述輸入數據變換成所述輸出數據。
2.根據權利要求1所述的電路，其中所述僅一個時鐘緩沖器包括 至少第一時鐘反相器及第二時鐘反相器，其彼此串聯連接，其中所述第一時鐘反相器接收所述至少一個時鐘信號并從所述至少一個時鐘信號產 生所述第一經修改時鐘信號，且其中所述第二時鐘反相器接收所述第一經修改時鐘信號并從所述第一經修改時鐘信 號產生所述第二經修改時鐘信號。
3.根據權利要求1所述的電路，其中所述觸發器中的每一者包括第一開關，其連接到所述多個數據輸入中的至少一者以接收所述輸入數據及所述第一 經修改時鐘信號，其中所述第一開關基于所述第一經修改時鐘信號而操作；第一反相器，其連接到所述第一開關以將所述輸入數據變換成第一輸出數據； 第二反相器，其連接到所述第一反相器以將所述第一輸出數據轉換成第二輸出數據； 第二開關，其連接到所述第二反相器以接收所述第二輸出數據及所述第二經修改時鐘 信號，其中所述第二開關基于所述第二經修改時鐘信號而操作以將所述第二輸出數據提供 到所述第一反相器；第三開關，其連接到所述第一反相器以接收所述第一輸出數據及所述第二經修改時鐘 信號，其中所述第三開關基于所述第二經修改時鐘信號而操作；第三反相器，其連接到所述第三開關以將所述第一輸出數據變換成用于所述多個數據 輸出中的一者的所述輸出數據；第四反相器，其連接到所述第三反相器以將所述輸出數據轉換成第三輸出數據；及 第四開關，其連接到所述第四反相器以接收所述第三輸出數據及所述第一經修改時鐘 信號，其中所述第四開關基于所述第一經修改時鐘信號而操作以將所述第三輸出數據提供 到所述第三反相器。
4.根據權利要求2所述的電路，其中所述觸發器中的每一者包括第一開關，其連接到所述多個數據輸入中的至少一者以接收所述輸入數據及所述第一 經修改時鐘信號，其中所述第一開關基于所述第一經修改時鐘信號而操作；第一反相器，其連接到所述第一開關以將所述輸入數據變換成第一輸出數據； 第二反相器，其連接到所述第一反相器以將所述第一輸出數據轉換成第二輸出數據；第二開關，其連接到所述第二反相器以接收所述第二輸出數據及所述第二經修改時鐘 信號，其中所述第二開關基于所述第二經修改時鐘信號而操作以將所述第二輸出數據提供 到所述第一反相器；第三開關，其連接到所述第一反相器以接收所述第一輸出數據及所述第二經修改時鐘 信號，其中所述第三開關基于所述第二經修改時鐘信號而操作；第三反相器，其連接到所述第三開關以將所述第一輸出數據變換成用于所述多個數據 輸出中的一者的所述輸出數據；第四反相器，其連接到所述第三反相器以將所述輸出數據轉換成第三輸出數據；及第四開關，其連接到所述第四反相器以接收所述第三輸出數據及所述第一經修改時鐘 信號，其中所述第四開關基于所述第一經修改時鐘信號而操作以將所述第三輸出數據提供 到所述第三反相器。
5.根據權利要求2所述的電路，其中所述第一時鐘反相器及所述第二時鐘反相器中的 至少一者經確定大小以呈現最小方面。
6.根據權利要求5所述的電路，其中僅所述第一時鐘反相器經確定大小以呈現最小方面。
7.根據權利要求5所述的電路，其中所述第一時鐘反相器及所述第二時鐘反相器兩者 均經確定大小以呈現最小方面。
8.根據權利要求2所述的電路，其中所述多個觸發器全部由所述第一時鐘反相器及所 述第二時鐘反相器驅動。
9.根據權利要求8所述的電路，其中所述第一時鐘反相器及所述第二時鐘反相器中的 至少一者經確定大小以呈現最小方面。
10.根據權利要求9所述的電路，其中僅所述第一時鐘反相器經確定大小以呈現最小 方面。
11.根據權利要求9所述的電路，其中所述第一時鐘反相器及所述第二時鐘反相器兩 者均經確定大小以呈現最小方面。
12.根據權利要求1所述的電路，其中所述多個觸發器可用作標準ASIC流程中的單元。
13.根據權利要求2所述的電路，其中所述多個觸發器以及所述第一時鐘反相器及所 述第二時鐘反相器中的至少一者可用作標準ASIC流程中的單元。
14.根據權利要求13所述的電路，其中僅所述第一時鐘反相器經確定大小以呈現最小 方面且可用作所述標準ASIC流程中的單元。
15.根據權利要求13所述的電路，其中所述第一時鐘反相器及所述第二時鐘反相器兩 者均經確定大小以呈現最小方面且可用作所述標準ASIC流程中的單元。
16.根據權利要求3所述的電路，其中所述多個觸發器中的一者包括第一觸發器，且所 述第一觸發器及所述第一時鐘反相器可用作標準ASIC流程中的單元。
17.根據權利要求16所述的電路，其中僅所述第一時鐘反相器經確定大小以呈現最小 方面。17、根據權利要求4所述的電路，其中所述多個觸發器及經確定大小以呈現最小方面 的所述第一時鐘反相器可用作標準ASIC流程中的單元。
18.根據權利要求4所述的電路，其中所述多個觸發器以及兩者均經確定大小以呈現最小方面的所述第 一時鐘反相器及所述第二時鐘反相器可用作標準ASIC流程中的單元。
全文摘要
本發明描述一種電路，其包含用于至少一個時鐘信號的時鐘輸入。僅一個時鐘緩沖器連接到所述時鐘輸入以基于所述至少一個時鐘信號而產生至少第一經修改時鐘信號及第二經修改時鐘信號。多個觸發器連接到所述時鐘緩沖器。所述觸發器中的每一者接收所述第一及第二經修改時鐘信號。多個數據輸入各自連接到所述多個觸發器中的至少一者以將輸入數據提供到所述多個觸發器。多個數據輸出各自連接到所述多個觸發器中的至少一者以從所述多個觸發器提供輸出數據。所述多個觸發器中的每一者利用所述第一經修改時鐘信號及所述第二經修改時鐘信號將所述輸入數據變換成所述輸出數據。
文檔編號G06F1/00GK102067061SQ200980119188
公開日2011年5月18日 申請日期2009年5月7日 優先權日2008年5月27日
發明者加里·納瑟, 王勝洪, 馬楊·穆德吉爾 申請人:阿斯奔收購公司