專利名稱：芯片配置寄存器模塊低功耗設(shè)計(jì)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明專利屬于CMOS集成電路領(lǐng)域，針對所有包含CMOS數(shù)字電路并且采用I2C 接口配置寄存器的芯片。本專利不限于某一個集成電路生產(chǎn)工藝，它涵蓋0. 35um, 0. 25um, 0. 18um,0. 13um，90nm，65nm，45nm，32nm以及與這些工藝相關(guān)的收縮(shrink)工藝。本技術(shù) 適用于SoC，ASIC和其它采用I2C接口配置寄存器的芯片的設(shè)計(jì)，在不影響配置功能的前提 下顯著降低功耗，以滿足低功耗的需求。
二.
背景技術(shù)：
出于對系統(tǒng)穩(wěn)定性和成本的考慮，市場對芯片的功能和性能提出越來越高的要 求。系統(tǒng)級用戶希望盡可能地降低系統(tǒng)電路的設(shè)計(jì)復(fù)雜程度，同時要求盡可能簡單的芯片 外圍電路。這使得越來越多的功能被集成到芯片里，導(dǎo)致現(xiàn)代集成電路的規(guī)模的日益增大。 一般來講，對于此類多功能的芯片，在某些應(yīng)用場合，芯片的一部分功能會使用，而在另一 種應(yīng)用中，芯片的另一部分功能會使用。大多數(shù)情況下，在一種應(yīng)用中，不是所有的芯片功 能都被使用。所以，對芯片各個功能的控制就成為必要。一方面是選擇一種需要的功能，另 一方面是降低不必要的功耗?，F(xiàn)代的大規(guī)模芯片的功能很復(fù)雜，例如，為了擴(kuò)大應(yīng)用范圍要求包含實(shí)現(xiàn)同一功 能的幾種接口、為了提高靈活性要求大多數(shù)模塊的功能都可以獨(dú)立開關(guān)、還有總線位寬和 運(yùn)行速度等參數(shù)的選擇等，這些功能都需要相應(yīng)的寄存器來配置。一個芯片中含有數(shù)以千 計(jì)的配置寄存器已經(jīng)很常見。為了保持良好的兼容性，這些寄存器一般通過PHILIPS I2C 接口來配置。為了提高配置速度，一般系統(tǒng)主設(shè)備會使用快速模式(400KHZ)甚至高速模式 (3.4MHz)來訪問這些寄存器。為了符合I2C的規(guī)范(例如，為了靈活應(yīng)用于不同總線負(fù)載 的場合，要求SCL/SDA建立和保持時間、濾除總線毛刺的脈寬等精確可控)，提供給芯片配 置寄存器模塊的系統(tǒng)時鐘(System Clock)頻率應(yīng)該在百兆赫茲的量級。所以，即使芯片關(guān) 閉所有功能處于待機(jī)節(jié)電模式(Power Down Mode)，配置寄存器模塊本身的功耗也是很可 觀的，尤其是對于功耗要求很高的手持移動設(shè)備。在持續(xù)正常工作情況下，當(dāng)寄存器配置完 畢后，此模塊處于一種相對靜態(tài)的狀態(tài)(一般會周期性或間歇性的工作，例如檢測芯片內(nèi) 各種工作狀態(tài))，如果在此期間也能設(shè)法降低此模塊的功耗，對于提高設(shè)備的續(xù)航時間是很 有意義的。功耗降低的同時也會降低芯片的發(fā)熱量，可以提高系統(tǒng)的可靠性和使用壽命。
三.
發(fā)明內(nèi)容
本專利提出的芯片配置寄存器模塊低功耗設(shè)計(jì)方法包括一個簡單的RC濾波器 (RC Filter)、一個簡單的異步 I2C Slave (Simple Async I2C Slave)、一個全功能的同步 I2C Slave (Fully Functional Sync I2C Slave)、寄存器組(Regl，Reg2，Reg3 等等)和一 個門控時鐘生成單元(Gated Clock Generator) 0本專利提出的降低芯片配置寄存器模塊 功耗的方法是在正常工作模式下，同步Slave讀寫寄存器組。沒有被訪問的其它所有寄存 器組的時鐘會被自動關(guān)閉。當(dāng)系統(tǒng)配置完成后，如果同步Slave沒有被訪問，所有寄存器組的時鐘會被自動關(guān)閉。當(dāng)同步Slave再次被訪問時，被訪問的寄存器組的時鐘會被自動打 開，而其它寄存器組的時鐘仍然處于關(guān)閉狀態(tài)。在正常工作模式下，異步Slave被關(guān)閉。如 果系統(tǒng)不使用此芯片，會配置此芯片為待機(jī)節(jié)電模式，此時同步Slave和所有寄存器組的 時鐘都被關(guān)閉，而異步Slave則開始工作，檢測芯片是否被訪問。一旦檢測到芯片再次被訪 問，它會開啟同步Slave，使其正常工作，同時待機(jī)節(jié)電狀態(tài)被自動解除，異步Slave被自動 關(guān)閉。異步Slave工作在I2C總線的頻率，所以其在工作狀態(tài)時只需要極少的功耗。本專利提出的配置寄存器模塊低功耗設(shè)計(jì)方法僅僅針對于配置寄存器模塊本身， 而芯片的其它模塊是否處于待機(jī)節(jié)電狀態(tài)由其它相關(guān)寄存器來控制。所以，只要相關(guān)寄存 器被配置為待機(jī)節(jié)電模式，其它模塊就會處于待機(jī)節(jié)電狀態(tài)，而與芯片是否被系統(tǒng)主機(jī)訪 問無關(guān)。但是，配置寄存器模塊本身的工作狀態(tài)是與此相關(guān)的。由此可進(jìn)一步將待機(jī)節(jié)電 模式細(xì)分成兩種待機(jī)節(jié)電模式普通待機(jī)節(jié)電模式(配置寄存器模塊正常工作而其它模塊 待機(jī)節(jié)電)和深度待機(jī)節(jié)電模式(配置寄存器模塊和其它模塊均待機(jī)節(jié)電)。本文描述的 待機(jī)節(jié)電模式為深度待機(jī)節(jié)電模式。
四.
圖1所示的是目前一般采用的寄存器低功耗設(shè)計(jì)結(jié)構(gòu)。此處及下文以含有兩個 寄存器組的配置寄存器模塊為例進(jìn)行描述。它包含一個全功能的同步I2C Slave (Fully Functional Sync I2C Slave)、寄存器組(Regl，Reg2)和一個頻率變速單元(Frequency Shift Gear)。它主要采用變頻的方式達(dá)到調(diào)節(jié)功耗的目的。同步I2C Slave和寄存器組 沒有單獨(dú)的時鐘，它們工作在同一頻率(sysclk shift)。在正常工作條件下，它們工作在全 速時鐘頻率。當(dāng)被設(shè)置為待機(jī)節(jié)電模式時，頻率變速單元在power down信號的控制下將時 鐘降頻，使得整個配置寄存器模塊工作在一個較低的頻率，從而使它們的功耗降低。當(dāng)回到 正常工作模式時，p0Wer_d0Wn被清除，這樣配置寄存器模塊又會工作在全速狀態(tài)。由此可 以看出，在正常工作條件下，配置寄存器模塊一直是全速運(yùn)轉(zhuǎn)的，即使沒有被訪問，也不會 節(jié)省功耗。在待機(jī)節(jié)電模式下，(因?yàn)橐С謫拘压δ埽源四K必須要處于工作狀態(tài)， 即必須要被提供時鐘，持續(xù)檢測是否被訪問)，雖然工作在較低頻率，但是由于此模塊是同 步工作方式，所以時鐘頻率也會比I2C總線頻率高幾倍，功耗并沒有達(dá)到最優(yōu)化。若長時間 處于此狀態(tài)，無謂的功耗是一種很大的浪費(fèi)，對于手持和移動設(shè)備是很不利的。圖中SCL和 SDA分別是I2C總線的串行時鐘線和串行數(shù)據(jù)線。c0nfig_addr和Config_data分別是主 機(jī)要尋址的寄存器地址和要寫入被尋址寄存器的配置數(shù)據(jù)。Control Signals是送往芯片 各個功能模塊的控制信號。圖2所示的是本專利提出的配置寄存器模塊低功耗設(shè)計(jì)結(jié)構(gòu)。它包含一個簡單的 RC 濾波器(RC Filter)、一個簡單的異步 I2C Slave (Simple Async I2C Slave)、一個全功 能的同步 I2C Slave (Fully Functional Sync I2C Slave)、寄存器組(Regl，Reg2)和一個 門控時鐘生成單元(Gated Clock Generator)。在待機(jī)節(jié)電模式時它采用異步I2C Slave 檢測是否被訪問，而同步I2C Slave完全關(guān)閉。由于異步I2CSlave工作在I2C總線的頻 率，并且采用簡單的結(jié)構(gòu)，所以功耗非常小。在正常工作模式下，只有被訪問時整個模塊才 處于全速工作狀態(tài)，當(dāng)沒有被訪問時，龐大的寄存器組全部關(guān)閉，據(jù)此來動態(tài)調(diào)節(jié)模塊的工 作狀態(tài)，達(dá)到功耗最優(yōu)化的目的。簡單RC濾波器是為了濾除I2C總線上的毛刺，防止異步
4I2C Slave發(fā)生誤動作。此RC濾波器是單向的，所以異步I2C Slave的總線端接口也是單 向的。全功能的同步I2C Slave已經(jīng)包含了同步濾除毛刺的功能，無需額外的濾波器，它的 總線端SDA接口是雙向的。圖3所示的是本專利提出的配置寄存器模塊低功耗設(shè)計(jì)結(jié)構(gòu)中的門控時鐘生成 單元。它包含一個D型同步觸發(fā)器DFF、一個帶有置位復(fù)位功能的鎖存器RS Latch和若干 常用邏輯門。此單元在相關(guān)信號的控制下為配置寄存器模塊的其它部分提供時鐘。圖4所示的是系統(tǒng)主機(jī)配置一個字節(jié)寄存器的完整波形圖。此處以系統(tǒng)主機(jī)向設(shè) 備地址為0x72的Slave的0x45寄存器寫入0x63為例。從圖中可以看出，一個完整的寫入 一個字節(jié)的過程分為八個階段主機(jī)發(fā)送開始條件，啟動一次傳輸。Slave檢測該開始條件。對應(yīng)圖中的 startconditioru主機(jī)發(fā)送設(shè)備地址對Slave進(jìn)行尋址。Slave接收并解析該設(shè)備地址。對應(yīng)圖中 的device addressing。設(shè)備地址的最低位表示主機(jī)的訪問是寫操作還是讀操作。0代表 寫操作，1代表讀操作。若主機(jī)發(fā)送的設(shè)備地址與Slave的地址相符，Slave將作出應(yīng)答。對應(yīng)圖中的 acknowledgement0主機(jī)收到Slave的應(yīng)答后發(fā)出要訪問的寄存器地址，對Slave的寄存器進(jìn)行尋址。 Slave接收該寄存器地址。對應(yīng)圖中的register addressing。若Slave包含此寄存器則對該寄存器地址作出應(yīng)答。對應(yīng)圖中的 acknowledgement0主機(jī)收到Slave的應(yīng)答后發(fā)出要寫入的一個字節(jié)數(shù)據(jù)，對已尋址的寄存器進(jìn)行寫 操作。Slave接收該數(shù)據(jù)。對應(yīng)圖中的writing register。若Slave接收數(shù)據(jù)成功則對主機(jī)作出應(yīng)答。對應(yīng)圖中的acknowledgement。主機(jī)收到Slave的應(yīng)答后發(fā)出停止條件，結(jié)束此次傳輸。Slave接收該停止條件。對應(yīng)圖中的 stop condition。圖5所示的是配置寄存器模塊從進(jìn)入待機(jī)節(jié)電模式到恢復(fù)正常工作模式的過程 中相關(guān)信號的波形。圖中SCL和SDA只示出將p0Wer_d0Wn設(shè)置為1的寫操作過程的最后 兩個階段(g_h)。相關(guān)信號在此期間發(fā)生變化。前六個階段參考圖4。此后配置寄存器模 塊進(jìn)入待機(jī)節(jié)電模式。圖中假設(shè)一段時間之后，主機(jī)再次訪問芯片，配置寄存器模塊從待機(jī) 節(jié)電模式恢復(fù)到正常工作模式。
五.
具體實(shí)施例方式以下內(nèi)容具體的說明本發(fā)明在實(shí)際應(yīng)用中的原理和可實(shí)施的方案。本發(fā)明不僅 僅限于以下所描述的應(yīng)用及設(shè)計(jì)方案，如果對該領(lǐng)域了解并有足夠的電路設(shè)計(jì)專業(yè)知識的 人，很容易將本專利推廣并應(yīng)用于其他領(lǐng)域。其他的具體方法也許會對結(jié)構(gòu)，邏輯，電路實(shí) 施，生產(chǎn)過程，或其他的參數(shù)進(jìn)行改變，但基本原理不變。該專利的實(shí)施不僅限于本文的描 述，而本文中的框圖及電路，都可以根據(jù)應(yīng)用的具體的情況，進(jìn)行適當(dāng)?shù)恼{(diào)整和改變，從而 達(dá)到最佳效果。本專利提出的具體實(shí)施按照圖2和圖3所示的結(jié)構(gòu)進(jìn)行。圖2中包含兩個寄存器組，故有兩個設(shè)備地址device 1 address和device 2 address。任意一個寄存器組被 尋址時，相應(yīng)的設(shè)備被尋址信號(device addressed)會有狀態(tài)指示。即若Regl被尋址， 則 devl_adrsd 為 1 而 dev2_adrsd 為 0 (當(dāng)異步 I2C Save 工作時)，或 regl_adrsd 為 1 而 reg2_adrsd為0(當(dāng)同步I2C Save工作時)。Reg2被尋址時同理。sysclk_sync_i2c是提 供給同步I12C Slave的時鐘，sysClk_regl是提供給寄存器組1 (Regl)的時鐘，sysclk_ reg2是提供給寄存器組2(Reg2)的時鐘。同步I2C Slave能夠執(zhí)行所有符合I2C協(xié)議的操 作，因此在正常工作過程中會執(zhí)行圖4所示的八個階段(a_b)。但是異步I2C Slave是一個 只具有簡單功能的I2C Slave，它只能執(zhí)行前兩個階段(a_b)。因此異步I2C Slave不會對 主機(jī)的訪問作出響應(yīng)。poWer_dOWn待機(jī)節(jié)電模式的控制信號，也是異步I2C Slave的使能 信號，高電平有效。devs_adrsd是devl_adrsd和dev2_adrsd相或邏輯運(yùn)算的結(jié)果，表示配 置寄存器模塊包含的任一設(shè)備被尋址。它被用來在配置寄存器模塊恢復(fù)到正常工作模式時 開啟同步I2C Slave的時鐘sysclk_sync_i2c，同時作為power_down的復(fù)位信號(reset_ pd)。power_down 被復(fù)位一段時間后異步 I2C Slave 會被關(guān)閉，devl_adrsd 和 dev2_adrsd 輸出0。復(fù)位p0Wer_d0Wn不會立即關(guān)閉異步I2C Slave是因?yàn)榇四K要把相關(guān)的主機(jī)訪 問信息提供給同步I2C Slave。在異步I2C Slave被關(guān)閉之前，devl_adrsd或dev2_adrsd 的有效高電平將會保持，它們輸出至同步I2C Slave用來觸發(fā)regl_adrsd和reg2_adrsd。 因?yàn)樵诨謴?fù)正常工作之前同步I2C Slave是關(guān)閉的，依靠異步I2C Slave來檢測是否被訪 問，所以在檢測到訪問之后，工作模式由待機(jī)節(jié)電向正常工作轉(zhuǎn)換，異步I2C Slave在被關(guān) 閉之前必須要把主機(jī)要訪問哪一個設(shè)備的信息傳送給同步I2C Slave,同步I2C Slave才能 正確的完成后續(xù)的操作。synC_SCl是SCL經(jīng)sysclk同步之后的版本。本發(fā)明專利的原理結(jié)合圖3、圖4和圖5來說明。在包含有該結(jié)構(gòu)的芯片復(fù)位 (reset_n)完成后，所有寄存器組(Regl和Reg2)被復(fù)位為預(yù)設(shè)值。p0Wer_d0Wn信號被復(fù) 位為 0，異步 I2C Slave 關(guān)閉，devl_adrsd、dev2_adrsd 和 devs_adrsd 均為 0。同步 I2C Slave正常工作。進(jìn)入待機(jī)節(jié)電模式主機(jī)要使芯片進(jìn)入待機(jī)節(jié)電模式需要對Regl的p0Wer_d0Wn 進(jìn)行設(shè)置。此過程類似圖4所示過程。在g階段，同步I2C Slave接收完成寫入的數(shù)據(jù)，對 主機(jī)作出響應(yīng)，同時把接收的數(shù)據(jù)傳送至相應(yīng)的寄存器中。故此時poWer_dOWn輸出1。但 是此時傳輸尚未完成，同步I2C Slave要完成應(yīng)答，時鐘SySClk_SynC_i2C不能停止，要等 到進(jìn)入h階段后才能關(guān)閉sysclk_sync_i2c。故在圖3中用SynC_SCl上升沿觸發(fā)DFF來 米樣power_down。regl_adrsd禾口 reg2_adrsd會被power_down復(fù)位，等待下次芯片被訪問 時由devladrsd或deV2_adrsd來觸發(fā)。在h階段，同步I2C Slave和所有寄存器組時鐘 都被關(guān)閉，其內(nèi)部相關(guān)狀態(tài)也被復(fù)位，而異步I2C Slave啟動主機(jī)訪問檢測。至此，配置寄 存器模塊進(jìn)入待機(jī)節(jié)電模式?；謴?fù)正常工作模式主機(jī)再次訪問芯片前，配置寄存器模塊處 于待機(jī)節(jié)電模式，異步I2C Slave處于檢測訪問狀態(tài)。當(dāng)檢測到主機(jī)再次訪問芯片時，配置 寄存器模塊即開始由待機(jī)節(jié)電模式向正常工作模式轉(zhuǎn)換。異步I2C Slave執(zhí)行圖4中的a 和b階段，得到主機(jī)尋址的主設(shè)備地址信息。假設(shè)主機(jī)要訪問的設(shè)備是device 2，則dev2_ adrsd 禾口 devs_adrsd 均輸出 1。devs_adrsd (reset_pd)會立艮口 復(fù)位寄存器中 power_down 為0，經(jīng)過延遲(圖3中的Delaly)后開啟同步I2C Slave時鐘sysclk_sync_i2c (Delaly的 作用是確保RS鎖存器的置位和復(fù)位輸入端不會同時為1，避免競爭狀態(tài)的出現(xiàn)，提供電路工作的可靠性)，此時reg2_adrsd即可被dev2_adrsd觸發(fā)，從而打開Reg2的時鐘sysclk_ reg2。同步I2C Slave接下來開始應(yīng)答，接替異步I2C Slave，繼續(xù)執(zhí)行c_h階段，完成此 次傳輸。異步I2C Slave在power_down被reset_pd復(fù)位一段時間后關(guān)閉，devl_adrsd和 dev2_adrsd也被復(fù)位，同時，devs_adrsd輸出0。至此，配置寄存器模塊已恢復(fù)到正常工作 模式。本發(fā)明專利提出的電路結(jié)構(gòu)不僅局限于應(yīng)用在CMOS集成電路中，其它所有可實(shí)施的 形式都是本發(fā)明專利的應(yīng)用范圍，例如分立電路、FPGA實(shí)現(xiàn)等。對本專利的侵權(quán)，一般可以 對其實(shí)施電路的分析來判斷，在無法得到其電路的情況下，可以采用對其芯片進(jìn)行解剖、拍 照的反向分析方法來判斷；若不是集成電路實(shí)現(xiàn)方式，可以采用代碼分析、信號分析等方法 來判斷?？赡軜?gòu)成侵權(quán)的機(jī)構(gòu)包括各種有廠、無廠的芯片設(shè)計(jì)公司，研究機(jī)構(gòu)、學(xué)校等。
權(quán)利要求
圖2中所示的設(shè)計(jì)結(jié)構(gòu)一個簡單的RC濾波器(RC Filter)、一個簡單的異步I2C Slave(Simple Async I2C Slave)、一個全功能的同步I2C Slave(FullyFunctional Sync I2C Slave)、寄存器組(Reg1，Reg2，Reg3等等)和一個門控時鐘生成單元(Gated Clock Generator)。在待機(jī)節(jié)電模式時采用異步I2CSlave檢測是否被訪問，而同步I2C Slave和所有寄存器組完全關(guān)閉。在正常工作模式下，當(dāng)被訪問時同步I2C Slave和被尋址的寄存器組處于全速工作狀態(tài)，未被尋址的所有寄存器組均處于關(guān)閉狀態(tài)；當(dāng)沒有被訪問時，龐大的寄存器組全部關(guān)閉。據(jù)此來動態(tài)調(diào)節(jié)模塊的工作狀態(tài)，達(dá)到功耗最優(yōu)化的目的。
2.圖2中所示的異步I2CSlave工作在I2C總線的頻率，只執(zhí)行檢測主機(jī)發(fā)出的開始 信號和接收解析設(shè)備地址操作(圖4中的a和b階段)，以極小的功耗為同步I2C Slave提 供主機(jī)的訪問信息。置于異步I2C Slave之前的RC濾波器用來濾除I2C總線上的毛刺，防 止異步I2C Slave發(fā)生誤動作。
3.圖2中所示的同步I2CSlave和各寄存器組分別使用不同的時鐘。這些相互獨(dú)立的 時鐘由門控時鐘生成單元在相關(guān)控制信號的控制下產(chǎn)生，用來開啟需要工作的模塊，而不 需工作的模塊的時鐘保持關(guān)閉狀態(tài)以節(jié)省功耗。
4.圖2中所示的包含待機(jī)節(jié)電模式控制信號(p0Wer_d0Wn)的寄存器應(yīng)該在配置寄 存器模塊從待機(jī)節(jié)電模式轉(zhuǎn)換到正常工作模式的過程中被復(fù)位，以使其不影響正常工作模 式。該寄存器可由設(shè)備被尋址信號(devs_adrsd)來復(fù)位。devs_adrsd是devl_adrsd和 deV2_adrSd等相或邏輯運(yùn)算的結(jié)果，表示配置寄存器模塊包含的任一設(shè)備被尋址。
5.圖2中所示的待機(jī)節(jié)電模式控制信號(p0Wer_d0Wn)應(yīng)該作為異步I2CSlave的使 能信號，復(fù)位其輸出信號設(shè)備被尋址信號(devladrsd和deV2_adrSd等)。同時作為同 步I2C Slave的輸出信號寄存器組被尋址信號(regl_adrsd和reg2_adrsd等)的復(fù)位信 號。其還可以作為門控時鐘生成單元的控制信號用以控制同步I2C Slave和各寄存器組時 鐘的開啟和關(guān)閉。
6.圖2中所示的配置寄存器模塊本身和芯片的其它模塊的待機(jī)節(jié)電模式是分別控制 的。配置寄存器模塊本身的待機(jī)節(jié)電狀態(tài)由待機(jī)節(jié)電模式控制寄存器(p0Wer_d0wn)來設(shè) 置，芯片其它模塊的待機(jī)節(jié)電狀態(tài)可由其它任意寄存器來設(shè)置。由此可進(jìn)一步將待機(jī)節(jié)電 模式細(xì)分成兩種待機(jī)節(jié)電模式普通待機(jī)節(jié)電模式(配置寄存器模塊正常工作而其它模塊 待機(jī)節(jié)電)和深度待機(jī)節(jié)電模式(配置寄存器模塊和其它模塊均待機(jī)節(jié)電)。
7.圖3中所示的門控時鐘生成單元的完整電路。其中包含一個D型同步觸發(fā)器DFF、 一個帶有置位復(fù)位功能的鎖存器RS Latch和若干常用邏輯門。此單元在相關(guān)信號的控制 下為配置寄存器模塊的其它部分提供時鐘，完成配置寄存器模塊由待機(jī)節(jié)電狀態(tài)向正常工 作狀態(tài)轉(zhuǎn)換。其中DFF的作用通過使用同步過的SCL(SynC_SCl)的上升沿觸發(fā)DFF采樣待 機(jī)節(jié)電模式控制信號(poWer_dOWn)來延遲關(guān)閉同步I2C Slave的時鐘，使其能夠完成一個 完整的I2C數(shù)據(jù)傳輸。Delaly的作用是確保RS鎖存器的置位和復(fù)位輸入端不會同時為1， 避免競爭狀態(tài)的出現(xiàn)，提供電路工作的可靠性。
8.本發(fā)明專利提出的電路結(jié)構(gòu)不僅局限于應(yīng)用在CMOS集成電路中，其它所有可實(shí)施 的形式都是本發(fā)明專利的應(yīng)用范圍，例如分立電路、FPGA實(shí)現(xiàn)等。
全文摘要
本發(fā)明提出的芯片配置寄存器模塊低功耗設(shè)計(jì)方法包含了一個簡單的異步I2CSlave(Simple Async I2C Slave)、一個全功能的同步I2C Slave(Fully FunctionalSync I2C Slave)。在正常工作模式下，同步Slave讀寫寄存器組。沒有被訪問的其它所有寄存器組的時鐘會被自動關(guān)閉。當(dāng)系統(tǒng)配置完成后，如果同步Slave沒有被訪問，所有寄存器組的時鐘會被自動關(guān)閉。當(dāng)同步Slave再次被訪問時，被訪問的寄存器組的時鐘會被自動打開，而其它寄存器組的時鐘仍然處于關(guān)閉狀態(tài)。在正常工作模式下，異步Slave被關(guān)閉。如果系統(tǒng)不使用此芯片，會配置此芯片為待機(jī)節(jié)電模式，此時同步Slave和所有寄存器組的時鐘都被關(guān)閉，而異步Slave則開始工作，檢測芯片是否被訪問。一旦檢測到芯片再次被訪問，它會開啟同步Slave，使其正常工作，同時待機(jī)節(jié)電狀態(tài)被自動解除，異步Slave被自動關(guān)閉。
文檔編號G06F15/76GK101937420SQ20091011705
公開日2011年1月5日 申請日期2009年6月29日 優(yōu)先權(quán)日2009年6月29日
發(fā)明者夏洪鋒, 陳 峰 申請人:龍迅半導(dǎo)體科技(合肥)有限公司