專利名稱：一種ram使用權的控制方法及總線接口的制作方法
技術領域：
本發明涉及工業控制和通信領域，尤其涉及一種RAM使用權的控制方法 及總線接口。
背景技術：
總線接口為一方面連接一個或多個微處理器(CPU),另一方面連接總線 的交接點。
目前，CPU與數據總線之間的通信一般使用CPU中的通用異步收發器 (UART)做總線接口 。大部分的CPU都帶有一個或兩個UART, UART作 為CPU的I/O接口中重要的組成部分，主要用于進行串行數據流和并行數據 流之間的轉換，即將接收到的總線上的串行數據，轉換為并行數據提供給 CPU中的總線，將CPU中總線的并行數據轉換成串行數據并傳輸到總線上。
用RAM時，首先向CPU進行申請，由CPU確定總線是否獲得RAM的使用 權，且總線與RAM之間數據交互也需通過CPU完成。但是，采用CPU固化 程序作為總線接口的技術存在著以下不足之處
CPU是按照基于硬件資源的指令序列對數據進行運算和處理，總線進行 RAM使用權的申請或者總線與RAM間進行數據交互時，CPU通過響應中斷 的方式進行處理，完成總線接口任務，由于CPU處理中斷時間的不確定性， 難以實現通信時序的嚴格控制且無法滿足通信速度的要求。
發明內容
有鑒于此，本發明要解決的技術問題是，提供一種RAM使用權的控制方 法及總線接口，以有效控制通信時序，并提高通信速度、效率和實時性能。
為此，本發明實施例采用如下技術方案
5本發明提供一種總線接口，包括總線數據處理模塊、CPU接口模塊、 仲裁模塊、以及RAM接口模塊；其中，
總線數據處理模塊，用于從總線接收數據，并根據接收到的數據確定進 行RAM的使用時，向仲裁模塊發送RAM使用權申請；還用于當仲裁模塊確 定總線數據處理模塊獲得RAM使用權時，通過RAM接口模塊與RAM進行 數據存取；還用于將從RAM中讀取到的數據輸出到總線上；
CPU接口模塊，用于連接CPU,當確定CPU進行RAM使用時，向仲裁 模塊發送RAM使用權申請；還用于仲裁模塊確定CPU獲得RAM使用權后， 通過RAM接口模塊實現CPU與RAM之間的數據存取；
仲裁模塊，用于接收到總線數據處理模塊和/或CPU接口模塊發來的RAM 使用權申請，根據預定規則確定RAM使用權的歸屬；
RAM接口模塊，用于根據仲裁模塊的確定結果，實現RAM與總線數據 處理模塊、或CPU接口模塊之間的數據存取。
其中，總線數據處理模塊還用于確定進行總線數據的接收或輸出時所需 使用的波特率。
總線數據處理模塊包括接收模塊，用于按照波特率控制模塊提供的時 鐘信號，接收數據總線上的串行數據，將所述串行數據轉換為并行數據；
協議處理模塊，用于根據接收模塊轉換得到的并行數據確定進行RAM數 據的存取時，向仲裁模塊發送RAM使用權申請；還用于仲裁模塊確定協議處 理才莫塊獲得RAM使用權后，通過RAM接口才莫塊與RAM進行數據存耳又；
波特率控制模塊，用于根據接收模塊轉換得到的并行數據，確定接收模 塊和發送模塊所需使用的波特率，并產生相應的時鐘信號提供給接收模塊和 發送模塊；
發送模塊，用于將協議處理模塊從RAM中讀取的數據轉換成串行數據， 根據波特率控制模塊提供的時鐘信號，將所述串行數據逐位輸出到總線上。
波特率控制模塊包括波特率自適應模塊，用于根據接收模塊轉換得到 的并行數據，確定接收模塊和發送模塊所需使用的波特率，并控制波特率發 生模塊產生相應的時鐘信號；波特率發生模塊，用于在波特率自適應模塊的控制下產生相應的時鐘信 號，并將所述時鐘信號提供給接收模塊和發送模塊。
協議處理模塊還用于確定所述并行數據的報文類型，并行數據的報文類
型為SD2或SD3或SD5時，確定進行RAM數據的存取；所述并行數據的報 文類型為SD1或SD4時，控制設備信息管理模塊進行相應設備信息的修改； 相應的，
總線數據處理模塊進一步包括設備信息管理模塊，用于存儲總線上各個 設備的信息，并在協議處理模塊控制下進行相應設備信息的修改；
其中，SD1表示尋找新上線的設備；SD2表示非周期性數據；SD3表示 實時數據；SD4表示令牌數據；SD5表示管理任務。
所述預定規則為RAM為空閑狀態，且同時檢測到總線的RAM使用權 申請和CPU的RAM使用權申請時，確定總線為RAM的使用者；RAM為空 閑狀態，且只檢測到總線的RAM使用權申請或CPU的RAM使用權申請， 相應確定總線或CPU為RAM的使用者；RAM為非空閑狀態時，相應確定進 行申請的總線或CPU等待，直至RAM的當前使用者完成RAM中數據的存 取，RAM轉入空閑狀態，以空閑狀態的使用權確定方法進行RAM使用者的 確定。
本發明還提供一種RAM使用權的控制方法，包括 檢測到總線的RAM使用權申請和/或CPU的RAM使用權申請，根據預 定規則確定RAM的Y吏用者，所述使用者進行RAM中凄t據的存取。 其中，所述根據預定規則確定RAM的使用者具體為 判斷RAM當前狀態以及檢測到的使用權申請；
RAM為空閑狀態時，同時檢測到總線的RAM使用權申請和CPU的RAM 使用權申請，確定總線為RAM的使用者；只檢測到總線的RAM使用權申請 或CPU的RAM使用權申請，相應確定總線或CPU為RAM的使用者；
RAM為非空閑狀態時，相應確定進行申請的總線或CPU等待，直至RAM 的當前使用者完成RAM中數據的存取，RAM轉入空閑狀態，以空閑狀態的 使用 一又確定方法進行RAM使用者的確定。
檢測到總線的RAM使用權申請之前，該方法進一 步包括以一定的波特率，接收總線上的串行數據，轉換為并行數據后，根據并
行數據確定是否進行總線的RAM使用權申請。
所述根據并行數據及其對應的協議確定是否進行總線的RAM使用權申 請具體為
判斷并行數據的報文類型，當報文類型為SD1或SD4時，確定進行相應 設備信息的修改；當報文類型為SD2或SD3或SD5時，確定進行總線RAM 使用權的申請；
其中，SD1表示尋找新上線的設備；SD2表示非周期性數據；SD3表示 實時數據；SD4表示令牌數據；SD5表示管理任務。
對于上述技術方案的技術效果分析如下
在本發明總線接口中，由總線接口進行總線數據的傳輸，且總線需要使 用RAM時，直接向總線接口申請，相對于現有技術，無需由CPU進行總線 數據的串并轉換，總線使用RAM時也無需向CPU進行請求、由CPU通過響 應中斷的方式進行處理，從而有效控制通信時序，提高總線使用RAM的速度， 進而提高了通信速度、效率和實時性能；將CPU的總線通信負荷轉移到總線 接口中，優化系統整體性能。而且，CPU訪問存儲器也向仲裁模塊進行申請， 獲得RAM使用權后，直接通過CPU接口模塊和RAM接口模塊實現CPU透 明訪問RAM，從而完成通信以外的其他任務。
而且，本發明通過波特率控制模塊產生多種波特率，從而實現多種波特 率下的通信，滿足不同情況下通信的需要。
圖1為一本發明實施例總線接口結構示意圖la為本發明實施例一種總線數據處理模塊結構示意圖lb為另一本發明實施例總線接口結構示意圖lc為本發明總線接口應用場景示例圖2為本發明接收模塊中的總線信號采樣方法流程示例圖;
圖3為本發明發送模塊中數據發送方法流程示例圖；圖4為本發明RAM使用權的控制方法流程示意圖。
具體實施例方式
以下，通過具體實施例結合附圖詳細說明本發明RAM使用權的控制方法 及總線接口的實現。
圖1為本發明總線接口的結構示意圖，如圖1所示，該總線接口包括 總線數據處理模塊110、 CPU接口模塊120、仲裁模塊130、以及RAM接口 模塊140;其中，
總線數據處理模塊IIO，用于從總線接收數據，并根據接收到的數據確定 進行RAM使用時，向仲裁模塊130發送RAM使用權申請；還用于當仲裁模 塊130確定總線數據處理模塊IIO獲得RAM使用權時，通過RAM接口模塊 140與RAM進行數據存取；還用于將從RAM中讀取到的數據輸出到總線上。
一般的，總線數據處理模塊110需在一定的波特率下進行總線數據的接 收或輸出；且需要將從總線上接收到的串行數據轉換為并行數據；將并行數 據轉換為串行數據再輸出到總線。
CPU接口模塊120，用于連接CPU,當確定CPU進行RAM使用時，向 仲裁模塊130發送RAM使用權申請；還用于仲裁模塊130確定CPU獲得RAM 使用權后，通過自身及RAM接口模塊140實現CPU與RAM之間的數據存 取。
仲裁模塊130,用于接收到總線數據處理模塊110、 CPU接口模塊120發 來的RAM使用權申請，根據預定規則確定RAM使用權的歸屬。
其中，所述規則一般為總線優先，先到先得、后到等待。即先進行 RAM使用權申請的獲得RAM的使用權；當總線和CPU同時進行RAM使用 權申請時，仲裁模塊130確定總線獲得RAM的使用權；當目前RAM由使用 者進行數據存取時，進行RAM使用權申請者等待，直到RAM空閑。具體的， 可以為
RAM為空閑狀態，且檢測到總線的RAM使用權申請和CPU的RAM使 用權申請時，確定總線為RAM的4吏用者；RAM為空閑狀態，且只才全測到總線的RAM使用權申請或CPU的RAM使用權申請，相應確定總線或CPU為 RAM的使用者；RAM為非空閑狀態時，相應確定進行申請的總線或CPU等 待，直至RAM的當前使用者完成RAM中數據的存取，RAM轉入空閑狀態， 以空閑狀態的使用權確定方法進行RAM使用者的確定。
RAM接口模塊140,用于根據仲裁模塊130的確定結果，實現RAM與 總線數據處理模塊110、或RAM與CPU接口模塊120之間的數據存取。
RAM接口模塊140可以通過地址線、數據線和讀寫使能線與存儲器進行 數據讀寫。而且，當RAM接口模塊140與存儲器進行數據交互時，時序上必 須滿足存儲器讀寫周期參數的要求。存儲器的片選線一直有效，數據存取時， 按照地址線、數據線、讀寫使能線的順序接通。
對于總線數據處理模塊110，如圖la所示，進一步可以劃分為接收模 塊IIOI、協議處理模塊1102、波特率控制模塊1103、發送模塊1104、以及設 備信息管理模塊1105;其中，
接收模塊1101,用于按照波特率發生模塊1103提供的時鐘信號，接收數 據總線上的串行數據，并將所述串行數據轉換為并行數據，發送給協議處理 模塊1102和波特率控制模塊1103。
其中，當為異步方式時，接收模塊1101 —般以8或16倍頻對總線上的 數據進行采樣和串并轉換；為同步方式時，直接在時鐘邊沿采樣，校驗無誤 后，將接收到的完整字節發送給協議處理模塊1102。
其中，接收模塊1101可以以字節(8bit)為單位進行并行數據的發送。 例如，總線上定義的數據包的幀格式為起始定界符SD(服務類型)l字節， 目的地址1字節，數據長度1字節，數據n字節…校驗碼1字節，接收模塊 1101根據上述順序輸出所述字節。
如圖2所示，給出了 一種接收;^莫塊1101以發送波特率8倍頻對總線上的 信號采樣的方法。如圖2所示接收模塊1101復位后進入空閑狀態，以發送 波特率的8倍頻對總線上的信號進行采樣，當檢測到總線信號為低電平時(總 線空載時為高電平)，進入開始狀態，直到連續4次;險測到總線信號為高電平 時，采樣計數器清零，接收模塊1101進入接收狀態。每8次采樣向移位寄存器存入1位數據，移位寄存器右移1位，位計數器加1;對收到的8位數據進 行偶校驗，并在通過后，將8位數據存入到數據寄存器中，接收模塊1101進 入空閑狀態。上述移位寄存器和數據寄存器均位于接收模塊中，用于將串行 數據轉換為并行數據，并存儲。
協議處理模塊1102，用于接收到接收模塊1101發來的并行數據，根據并 行數據確定與RAM進行數據存取時，向仲裁才莫塊130發送RAM使用權申請。 還用于仲裁模塊130確定自身獲得RAM使用權后，通過RAM接口模塊140 相應與RAM進行數據存取；還用于將從RAM中讀取的數據發送給發送才莫塊 1104。
其中，協議處理模塊1102接收到的接收模塊1101發來的并行數據，可 以根據幀頭和目的地址，首先確定目的地址相符后，按照幀頭所標識的不同 類型將報文分為SD1 SD5五種，其中，SD1表示尋找新上線的設備；SD2表 示非周期性數據；SD3表示實時數據；SD4表示令牌數據；SD5表示管理任 務。
其中，接收到SD2或SD3或SD5數據時，均需進行RAM中數據的存取。 而且，最好協議處理模塊1102根據實時數據和非周期性數據的區別將所述數 據存儲到RAM的不同區域。而SD1和SD4則不需要進行RAM中數據的存 取，協議處理模塊1102控制設備信息管理模塊1105進行對應設備信息的修 改。協議處理模塊1102通過所述設備信息確定所述并行數據的發送設備，即 所述數據由總線上的哪個設備發送到總線上，并最終傳輸給協議處理模塊 1102;還通過所述設備信息確定所述從RAM中讀取的數據的接收設備，即所 述從RAM中讀取的數據將由發送模塊1104通過總線發送給哪個設備。
波特率控制模塊1103,用于根據接收模塊1101轉換得到的并行數據，確 定向接收模塊1101和發送^t塊1104所需使用的波特率，并產生相應的時鐘 信號提供給接收模塊1101和發送模塊1104。
例如，高速底板總線通信波特率包括9.6K、 187.5K、 1.5M、 6M、 12M、 24M、 32M…等，總線上所有設備的波特率必須一致，且由主設備設置，從設 備自動使用主設備設置的波特率進行通信。從設備初始化完畢后，如采用異
ii步方式，則首先進入波特率搜索狀態，按照波特率從高到低的順序接收報文，
一旦接收到正確的SD1 (查詢FDL狀態)報文，從設備看門狗進入波特率控 制狀態，而從設備則以搜索到的波特率進行通信。同步方式不需要搜索波特 率。因此，在總線接口中，當設備為剛剛上線時，波特率發生模塊130向接 收模塊1101提供的時鐘信號才艮據9.6K、 187.5K、 1.5M、 6M、 12M、 24M、 32M…等不同的波特率不停切換，波特率控制模塊1103判斷接收模塊1101 發來的并行數據是否為預先設定的SD1報文，如果是，表示目前使用的波特 率為主設備通信的波特率，波特率控制模塊1103停止時鐘信號的切換。
進一步地，波特率控制模塊1103可以通過波特率自適應模塊以及波特率 發生模塊實現；其中，
波特率自適應模塊，用于根據接收模塊1101轉換得到的并行數據，確定 接收模塊1101和發送模塊1104所需使用的波特率，并控制波特率發生模塊 產生對應的時鐘信號。
波特率發生模塊，用于在波特率自適應模塊的控制下，產生對應的時鐘 信號，并提供給接收模塊1101和發送模塊1104。
發送模塊1104,用于接收協議處理模塊1102發來的并行數據，轉換成串 行數據，根據波特率控制模塊1103提供的時鐘信號，逐位輸出到總線上。
設備信息管理模塊1105,用于對總線上連接的各個設備的信息進行管理， 并在協議處理模塊1102的控制下進行相應設備信息的修改。
所述設備信息包括令牌所有者、上線設備列表等信息，可以通過上線設 備表和令牌管理表等進行上述信息的管理。設備信息管理模塊1105可以以寄 存器的方式實現。
設備信息管理模塊1105由協議處理模塊1102進行修改和訪問。例如， 收到SD1，則修改設備信息管理模塊1105中上線設備表中對應設備是否在線 的信息，如1個bit表示一個設備，值O表示設備不在線，l表示設備在線； 收到SD4，則將相應設備對應的令牌管理表中的值修改為1。
同時，設備信息管理模塊1105也可以通過CPU接口模塊120與CPU相 連，支持CPU對所述設備信息進行查詢。如圖3所示，給出了一種發送模塊將數據輸出到總線上的方法示意圖， 如圖3所示，發送模塊復位后進入空閑狀態，如果收到將數據寄存器中數據
進入移位寄存器的命令，將數據載入移位寄存器,發送模塊進入等待狀態； 如果收到開始傳輸的命令，傳輸開始，發送模塊進入發送狀態；按照波特率 控制模塊提供的波特率發送連續11位數據;發送模塊完成一個字節的發送后， 位計數器清零，發送模塊進入空閑狀態。通過圖3所示方法的循環執行，即 實現了發送模塊將串行數據發送到總線的目的。上述移位寄存器和數據寄存 器均位于發送模塊中，用于將并行數據轉換為串行數據，并存儲。
將圖la所示的總線數據處理模塊結構與圖1所示的本發明總線接口實施 例相結合，得到如圖lb所示的本發明總線接口結構的另一實施例。
本發明中所述總線接口可以通過可編程邏輯器件實現。
如圖lc所示，當本發明總線接口與CPU以及總線相連時，總線接口和 CPU之間通過地址線、數據線、讀寫使能線、片選線、等待線和中斷線等相 連；總線接口和存儲器之間通過地址線、數據線、讀寫使能線等相連。
另外，對于圖1所示的本發明實施例，所述發送模塊1104和接收模塊1101 也可以分別有多個，從而實現多^各通信。
圖4為本發明CPU與總線共享RAM的控制方法，如圖4所示，該方法 包括
步驟401:以一定的波特率，接收總線上的串行數據，將所述串行數據轉 換為并行數據。
權申請，如果是，執行步驟403;否則，修改相應的設備信息，返回步驟401 繼續進行總線上數據的接收。
所述并行數據可以根據幀頭和目的地址分為SD1 SD5五種凈艮文類型， SD1表示尋找新上線的設備；SD2表示非周期性數據；SD3表示實時數據； SD4表示令牌數據；SD5表示管理任務；相應的，本步驟具體可以為
判斷并行數據的報文類型，當報文類型為SD1或SD4時，確定進行相應 設備信息的修改，返回步驟401繼續進行總線上數據的接收；當報文類型為SD2或SD3或SD5時，確定進行總線RAM使用權的申請，執行步驟403 。
所述設備信息包括令牌所有者、上線設備列表等信息，可以通過上線設 備表和令牌管理表等進行上述信息的管理。所述信息可以通過寄存器進行存 儲。
步驟403:進行總線的RAM使用權申請；執行步驟405。 步驟404:確定CPU使用RAM進行數據存取時，進行CPU的RAM使 用一又申請，寺丸行步驟405。
步驟405:檢測到所述總線的RAM使用權申請和/或CPU的RAM使用 權申請，根據預定規則確定RAM的使用者。 所述預定規則具體為 判斷RAM當前狀態；
當RAM為空閑狀態時，如果同時檢測到總線的RAM使用權申請和CPU 的RAM使用權申請，確定總線為RAM的使用者；如果只檢測到總線的RAM 使用權申請或CPU的RAM使用權申請，相應確定總線或CPU為RAM的使 用者；
當RAM為非空閑狀態時，相應確定進行申請的總線或CPU等待，直至 RAM的當前使用者完成RAM中數據的存取，RAM轉入空閑狀態。
步驟406:所確定的RAM的使用者使用RAM進行相應數據的存取。
本發明中所述總線可以為用于串行數字通信的總線，即總線上傳輸的信 號為串行的數字信號。
以上所述僅是本發明的優選實施方式，應當指出，對于本技術領域的普 通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤 飾，這些改進和潤飾也應視為本發明的保護范圍。
1權利要求
1、一種總線接口，其特征在于，包括總線數據處理模塊、CPU接口模塊、仲裁模塊、以及RAM接口模塊；其中，總線數據處理模塊，用于從總線接收數據，并根據接收到的數據確定進行RAM的使用時，向仲裁模塊發送RAM使用權申請；還用于當仲裁模塊確定總線數據處理模塊獲得RAM使用權時，通過RAM接口模塊與RAM進行數據存取；還用于將從RAM中讀取到的數據輸出到總線上；CPU接口模塊，用于連接CPU，當確定CPU進行RAM使用時，向仲裁模塊發送RAM使用權申請；還用于仲裁模塊確定CPU獲得RAM使用權后，通過RAM接口模塊實現CPU與RAM之間的數據存取；仲裁模塊，用于接收到總線數據處理模塊和/或CPU接口模塊發來的RAM使用權申請，根據預定規則確定RAM使用權的歸屬；RAM接口模塊，用于根據仲裁模塊的確定結果，實現RAM與總線數據處理模塊、或CPU接口模塊之間的數據存取。
2、 根據權利要求l所述的接口，其特征在于，總線數據處理模塊還用于確定進行總線數據的接收或輸出時所需使用的波特率。
3、 根據權利要求2所述的接口，其特征在于，總線數據處理模塊包括接收模塊，用于按照波特率控制模塊提供的時鐘信號，接收數據總線上的串行數據，將所述串行數據轉換為并行數據；協議處理模塊，用于根據接收模塊轉換得到的并行數據確定進行RAM數據的存取時，向仲裁模塊發送RAM使用權申請；還用于仲裁模塊確定協議處理模塊獲得RAM使用權后，通過RAM接口才莫塊與RAM進行數據存取；波特率控制模塊，用于根據接收模塊轉換得到的并行數據，確定接收模塊和發送模塊所需使用的波特率，并產生相應的時鐘信號提供給接收^^莫塊和發送模塊；發送模塊，用于將協議處理模塊從RAM中讀取的數據轉換成串行數據，根據波特率控制模塊提供的時鐘信號，將所述串行數據逐位輸出到總線上。
4、 根據權利要求3所述的接口，其特征在于，波特率控制模塊包括波特率自適應模塊，用于根據接收模塊轉換得到的并行數據，確定接收模塊和發送模塊所需使用的波特率，并控制波特率發生模塊產生相應的時鐘信號；波特率發生模塊，用于在波特率自適應模塊的控制下產生相應的時鐘信號，并將所述時鐘信號提供給接收模塊和發送模塊。
5、 根據權利要求3所述的接口，其特征在于，協議處理模塊還用于確定所述并行數據的報文類型，并行數據的報文類型為SD2或SD3或SD5時，確定進行RAM數據的存取；所述并行數據的報文類型為SD1或SD4時，控制設備信息管理模塊進行相應設備信息的修改；相應的，總線數據處理模塊進一步包括設備信息管理模塊，用于存儲總線上各個設備的信息，并在協議處理模塊控制下進行相應設備信息的修改；其中，SD1表示尋找新上線的設備；SD2表示非周期性數據；SD3表示實時數據；SD4表示令牌數據；SD5表示管理任務。
6、 根據權利要求1至5任一項所述的接口，其特征在于，所述預定規則為RAM為空閑狀態，且同時檢測到總線的RAM使用權申請和CPU的RAM使用權申請時，確定總線為RAM的使用者；RAM為空閑狀態，且只斥企測到總線的RAM使用權申請或CPU的RAM使用權申請，相應確定總線或CPU為RAM的使用者；RAM為非空閑狀態時，相應確定進行申請的總線或CPU等待，直至RAM的當前使用者完成RAM中數據的存取，RAM轉入空閑狀態，以空閑狀態的使用權確定方法進行RAM使用者的確定。
7、 一種RAM使用權的控制方法，其特征在于，包括檢測到總線的RAM使用權申請和/或CPU的RAM使用權申請，根據預定規則確定RAM的使用者，所述使用者進行RAM中數據的存取。
8、 根據權利要求7所述的方法，其特征在于，所述根據預定規則確定RAM的使用者具體為判斷RAM當前狀態以及檢測到的使用權申請；RAM為空閑狀態時，同時檢測到總線的RAM使用權申請和CPU的RAM使用權申請，確定總線為RAM的使用者；只檢測到總線的RAM使用權申請或CPU的RAM使用權申請，相應確定總線或CPU為RAM的使用者；RAM為非空閑狀態時，相應確定進行申請的總線或CPU等待，直至RAM 的當前使用者完成RAM中數據的存取，RAM轉入空閑狀態，以空閑狀態的 使用權確定方法進行RAM使用者的確定。
9、 根據權利要求7或8所述的方法，其特征在于，檢測到總線的RAM 使用權申請之前，該方法進一步包括以一定的波特率，接收總線上的串行數據，轉換為并行數據后，根據并 行數據確定是否進行總線的RAM使用權申請。
10、 根據權利要求9所述的方法，其特征在于，所述根據并行數據及其 對應的協議確定是否進行總線的RAM使用權申請具體為判斷并行數據的報文類型，當報文類型為SDl或SD4時，確定進行相應 設備信息的修改；當報文類型為SD2或SD3或SD5時，確定進行總線RAM 使用權的申請；其中，SDl表示尋找新上線的設備；SD2表示非周期性數據；SD3表示 實時數據；SD4表示令牌數據；SD5表示管理任務。
全文摘要
本發明公開了一種總線接口，包括總線數據處理模塊、CPU接口模塊、仲裁模塊、以及RAM接口模塊；總線數據處理模塊、以及CPU接口模塊向仲裁模塊發送RAM使用權申請，由仲裁模塊進行RAM使用者的確定。本發明同時公開了一種RAM使用權控制方法，該方法和總線接口能夠有效控制通信時序，并提高通信速度、效率和實時性能。
文檔編號G06F13/16GK101464844SQ200910001238
公開日2009年6月24日 申請日期2009年1月14日 優先權日2009年1月14日
發明者宓霄凌, 張曉剛, 曄 陸 申請人:浙江中控技術股份有限公司