專利名稱：估計待測器件的掃描鏈中的固定型缺陷的位置的制作方法
估計待測器件的掃描鏈中的固定型缺陷的位置 相關申請的交叉引用
本申請是2008年2月28日提交的申請No. 11/680,134的部分繼續申 請，該申請通過引用而結合于此。
背景技術：
數字邏輯包括組合邏輯功能和順序邏輯功能。在組合邏輯功能中，由 其輸入數據信號的當前數據狀態確定(一個或多個)數字輸出。組合邏輯 功能的輸入數據狀態的任何變化都將導致該功能的輸出數據狀態的立即變 化。組合邏輯功能的示例是與(AND)門(所有輸入的真(TRUE)狀態 得到輸出的TRUE狀態)，或(OR)門(任意一個輸入的TRUE狀態得 到輸出的TRUE狀態)，以及復用器(輸出狀態源自一組輸入中從另一組 輸入選擇的一個輸入)。順序邏輯功能的不同之處在于輸出數據(Q) 狀態可以維持依賴于過去施加的輸入數據狀態的數據狀態。最通常使用的 順序邏輯功能是觸發器。觸發器的輸出數據(Q)狀態僅在存在其輸入時 鐘(C)信號的正向跳變時才改變。在該跳變時，輸出數據(Q)狀態改變 為其輸入數據(D)信號的狀態。在時鐘信號跳變之后，輸出數據(Q) 狀態維持其狀態，而無論輸入數據(D)信號的狀態為何。每一個時鐘跳 變被稱為數據周期。正常而言，這些數據周期以表示電路的有效數據率的 定期間隔發生。電路的正常操作通常將涉及幾百萬的數據周期。
為了向電路添加易測性，觸發器可被修改為輔助使用與通過組合邏輯 的數據路徑無關的數據路徑對其數據狀態的設置和讀取。這被稱為可測性 設計(DFT)。圖1示出了電路100，該電路IOO包括四個觸發器102、 104、 106、 108，其中，為了簡化起見，電路100的組合邏輯110被包括 在"黑盒子"中。圖2示出了其中實現了掃描(或DFT結構)的類似電路 200。掃描鏈是通過在每一個觸發器102、 104、 106、 108的數據輸入(D)之前添加信號復用器202、 204、 206、 208來創建的。稱為掃描使能 的單個控制信號被添加以控制對這些復用器的選擇。當掃描使能信號為低 時，電路正常工作，這意味著觸發器的數據輸入來自組合邏輯110 (例 如，數據DO)。當掃描使能信號為高時，每一個觸發器102、 104、 106、 108的輸入與另一個觸發器的輸出相連，或者與電路200的外部引腳(掃 描輸出)相連。掃描鏈中的第一觸發器102的數據輸入也被引出到電路 200的外部引腳(掃描輸入)。圖3示出了該實現方式是如何輔助掃描輸 入引腳上的測試圖樣(test pattern)向電路200中的每一個觸發器102、 104、 106、 108移入的。在測試圖樣移入之后，掃描使能信號變低達一個 周期，并且通過移入測試圖樣而得到的組合邏輯110的數據輸出在觸發器 102、 104、 106、 108處被捕獲。掃描使能信號隨后變回高，并且所捕獲的 數據結果被移出掃描輸出引腳，并被與測試系統的預期結果相比較。組合 邏輯110的任何操作缺陷都將導致數據輸出序列的一個或多個比特與預期 結果不同。
建立在對上述原理的闡述之上，通常的待測器件(例如，集成電路 (IC))在每一個掃描鏈中可能具有數千個觸發器，并且采用多個掃描 鏈。此外，通常存在在測試時應用的數千個不同掃描圖樣(單個圖樣指的 是移入每一個觸發器的完整的一組序列數據，這需要每一個圖樣包含用于 設計中的每一個觸發器的一個唯一數據狀態)。這導致了在測試復雜器件 期間施加和測試的極大量測試數據。并且，器件內的多個掃描鏈將很少有 嚴格相同的長度(如果有過的話)，因此測試圖樣將頻繁地具有"不關 心"狀態。
DFT測試(或結構測試)的任務可以是驗證一器件是免于任何制造缺 陷的。在執行測試圖樣期間，如果檢測到與預期數據狀態不同的數據狀 態，則終止測試并將IC歸類為缺陷IC可能是比較經濟的。但是，為了隨 后診斷故障并確定哪個組合邏輯元件導致了錯誤，也可能希望捕獲所有圖 樣中的所有故障數據狀態。該診斷通常由分立的軟件程序來完成，該軟件 程序對測試系統所捕獲的(例如，自動測試儀器(ATE)所捕獲的)結果 進行分析。因此，自動測試儀器必需能夠記錄執行該事后分析處理所需要的信息。
圖4圖示了具有多個掃描鏈的器件400，圖5示出了用于執行器件 400的結構測試(也被稱為掃描測試或DFT測試)的示例性測試系統 500。數據圖樣存儲器加載有要應用于器件400的測試圖樣和預期要從器 件讀取的數據圖樣。測試系統400可以具有可選擇模式，或者用于1)無 論何時發生錯誤(例如，在輸出數據狀態與預期數據狀態不同時)都終止 測試，或者用于2)完成整個圖樣設置并記錄觀測到的所有錯誤。為了實 現這個，測試系統需要具有數據捕獲存儲器。該存儲器可以記錄數據周期 數以及觀測到錯誤的輸出引腳。數據捕獲存儲器的另一種模式是記錄從器 件400的掃描輸出讀取的原始(實際)狀態。
組合邏輯110的單個錯誤可能導致數千錯誤，這些錯誤潛在地需要被 記錄在數據捕獲存儲器中。作為一個示例，考慮在每一個掃描鏈中具有 20,000個觸發器的IC設計，以及應用了 IO，OOO個掃描圖樣的測試系統。 在這樣的情形中，單個組合邏輯錯誤可能導致10個觸發器在25%的圖樣 中出故障。這將導致在數據捕獲存儲器中記錄25,000個故障。雖然是非平 凡的(non-trivial)，但是可以在合理的程度內管理該數據，并將該數據 "數據記錄"到文件以供后處理來確定組合邏輯錯誤的位置。
但是，在掃描鏈路徑自身中存在的故障創建了顯著不同的診斷問題。 圖6示出了在觸發器104之前的復用器204的掃描輸入處具有單個"短 路"的電路200。該缺陷將導致在該"固定型"(stuck-at)錯誤下游的所 有掃描數據具有邏輯"0"狀態。S卩，邏輯"0"將在時鐘信號反轉時供給 觸發器104、 106和108。"固定型"缺陷因而具有兩個影響1)應用于 組合邏輯的測試圖樣將無效，以及2)在掃描掃描輸出引腳之外的所捕獲 測試圖樣時，固定型缺陷(或者阻塞)造成了無法觀測在觸發器102中捕 獲的任何數據。結果導致了極大量的故障。
本發明的例示性實施例被圖示在附圖中，其中 圖1圖示了沒有DFT電路的示例性器件；圖2圖示了具有DFT電路的示例性器件；
圖3圖示了掃描時鐘、掃描使能信號和掃描數據信號的示例性波形；
圖4圖示了具有兩個掃描鏈的示例性器件；
圖5圖示了與示例性待測器件相耦合的示例性測試系統；
圖6圖示了掃描鏈中示例性固定型缺陷；
圖7圖示了從具有固定于低(stuck low)缺陷的掃描鏈移出的掃描圖 樣的示例性數據記錄；
圖8圖示了用于估計掃描鏈中的固定型缺陷的位置的第一示例性方
法；
圖9圖示了用于估計掃描鏈中的固定型缺陷的位置的第二示例性方
法；
圖10圖示了用于實現圖8或圖9所示的方法(或其它方法)的第一示 例性裝置；
圖11圖示了用于實現圖8或圖9所示的方法(或其它方法)的第二示 例性裝置；
圖12圖示了用于實現圖8或圖9所示的方法(或其它方法)的第三示 例性裝置；
圖13圖示了用于實現圖8或圖9所示的方法(或其它方法)的第四示 例性裝置；
圖14圖示了用于實現圖8或圖9所示的方法(或其它方法)的第五示 例性裝置；
圖15圖示了可由圖10、 11、 12、 13或14所示的裝置采用的一種示例
類型的比較器；以及
圖16圖示了用于測試并隔離掃描鏈中的錯誤的示例性方法。
注意，在以下描述中，出現在不同附圖中的相似標號指的是相似元件/
特征。因此，通常，將不會參考每一個附圖詳細描述出現在不同附圖中的
相似元件/特征。
具體實施方式
圖7圖示了從一條30個觸發器掃描鏈移出的掃描圖樣的示例性數據 記錄，其中，在掃描鏈的觸發器#16 (其中，觸發器#1是最接近掃描鏈 的掃描輸出引腳的觸發器)的輸入處具有固定于低缺陷。可見，當向掃描 鏈應用一組掃描圖樣時，"捕獲"事件將從這些觸發器所耦合的組合邏輯 捕獲非確定性數據狀態。由于在觸發器弁15之后的無效測試圖樣數據，所 以數據是非確定性的。在觸發器#1-15中捕獲的非確定性"0"和"1"數 據狀態將在移出該數據時被觀測到，但是觸發器# 16-30中的所有所捕獲 數據將被讀取作為"0"數據狀態。通過觀測數據在輸出數據流中的哪個 周期位置停止在"1"和"0"之間跳變，人們可以對存在錯誤的掃描鏈位 置作出估計。
圖8圖示了用于確定待測器件的掃描鏈中的固定型缺陷的位置的示例 性方法800。方法800包括針對邏輯條件的存在性而評估從掃描鏈移出的 掃描圖樣的步驟(在塊802)。隨著掃描圖樣從掃描鏈移出，實時地評估 掃描圖樣。在評估掃描圖樣的同時，維持對掃描圖樣的當前正被評估的一 部分的參考(在塊804)。當在該參考具有與一存儲值的預定關系時識別 出存在所述邏輯條件之后，該存儲值被使用所述參考來覆寫(在塊 806)。存儲值隨后被用于估計掃描鏈中的固定型缺陷的位置(在塊 808)。
對掃描鏈的評估所針對的邏輯條件可以是例如諸如邏輯高或邏輯低電 平之類的邏輯電平，或者諸如低到高或高到低跳變之類的邏輯跳變。
方法800在以下一個方面是有用的該方法可用于確定掃描鏈中的固
定型缺陷的位置，但是這么做并不必須將一個或多個掃描圖樣的所有比特 (或比特故障)都存儲在測試系統的數據捕獲存儲器中。
如以上對方法800的論述所示，通過方法800存儲的值被用于"估 計"掃描鏈中的固定型缺陷的位置。雖然方法800的目標是有希望識別固 定型缺陷的精確位置，但是方法800實際上僅能夠估計該位置。這是因為 "存儲值"指示出了掃描圖樣中、被假設為具有非確定性邏輯電平的一個 或多個比特與被假設為具有"固定型"邏輯電平的一個或多個比特相鄰的 位置。但是，非確定性邏輯電平本身可以包括如下一個或多個數據比特該一個或多個數據比特1)與具有固定型邏輯電平的比特相鄰，并且2)
具有與固定型邏輯電平相同的邏輯電平。因為這個原因，可通過以下方式
增加估計得到的固定型位置正確的概率將多個不同掃描圖樣移入掃描
鏈，啟動(launch)每一個掃描圖樣，移出多個響應性掃描圖樣，以及針 對邏輯條件對每一個移出后的掃描圖樣進行評估。這由圖9所示的方法 900圖示。
方法900類似于方法800。但是，方法900包括對保存"存儲值"的 存儲器進行初始化的步驟(在塊902)。如圖所示，在針對邏輯條件對多 個掃描圖樣的任意一個進行評估之前，而不是在針對邏輯條件對多個掃描 圖樣的各個進行評估之間初始化存儲器。在初始化存儲器之后，為多個掃 描圖樣的每一個重復方法800的評估、維持、識別和覆寫步驟(即，塊 802、 804和806)(在塊904)。在重復評估、維持、識別和覆寫步驟之 后，使用存儲值來估計掃描鏈中的固定型缺陷的位置(在塊808)。
圖10圖示了用于實施方法800或方法900的第一示例性裝置1000。 裝置1000包括控制系統1002、存儲器1004、比較器1006和評估電路 1008。控制系統1002被配置為獲得或維持到掃描圖樣1010的、當前正被 裝置1000評估的一部分的參考。存儲器1004被配置為存儲表示掃描鏈 1012中的固定型缺陷的估計位置的值。比較器1006被配置為在參考1016 與值1018具有預定關系時斷言(assert)控制信號1014。評估電路1008 被配置為1)隨著掃描圖樣1010從掃描鏈1012移出而接收該掃描圖樣 1010， 2)針對邏輯條件的存在性實時地評估掃描圖樣1010，以及3)當 控制信號1014被斷言時識別出存在該邏輯條件之后，使得使用由控制系 統1002獲得或維持的參考1016來覆寫存儲器1004中存儲的值。
如可選復用器1020所示，裝置1000可以與多個掃描鏈1012、 1022中 的不同掃描鏈相關聯，以輪流針對固定型缺陷對每一個掃描鏈1012、 1022 進行評估。或者，可以為每一個掃描鏈1012、 1022復制裝置1000。
圖11圖示了裝置1000的更詳細的實施方式1100，其中，評估電路 1008被配置為針對高到低和低到高邏輯跳變兩者的存在性而對掃描圖樣進 行評估。注意，在以下描述中，對兩個組件"相耦合"的指示意圖意味著兩個組件直接耦合(例如，經由電線或信號走線，或者經由諸如電阻器或 二極管之類的無源器件)或者間接耦合(例如，經由控制元件或延遲元 件)。
如圖11所示，控制系統1002可以包括計數器1102以使得由控制系統 1002維持的參考1016是由計數器1102維持的計數。在某些實施例中，控 制系統1002可以使得計數器1102響應于用于將掃描圖樣IOIO的比特移出 掃描鏈1012的掃描時鐘1104而遞增其計數。為了說明的目的，"遞增" 操作意圖包括使得以預定計數模式增進的任何操作，而無論計數模式是向 上計數、向下計數還是預定的無序計數。但是，為了簡化起見，希望計數 器1102所維持的計數最常見的是將被實現為向上計數或向下計數。
如果裝置IIOO被用于評估單個掃描鏈1012的多個掃描圖樣(這將是 通常的情況)，則控制系統1002可被配置為在多個掃描圖樣的每一個被 移出掃描鏈1012之前復位計數器1102。這可以在測試系統的測試控制處 理器1118 (即，協調待測器件的掃描測試并因而知曉新的掃描圖樣何時移 入或移出待測器件的處理器)的幫助之下實現。
作為示例，存儲器1004可以采取以下形式串行加載寄存器 (serially-loaded register)、并行加載寄存器、更大存儲器的可尋址位置 (或多個位置)、或者用于存儲表示固定型缺陷的位置的值的任何其它手 段。控制系統1002可被配置為在評估電路1008對多個掃描圖樣進行評估 之前初始化存儲器1004。但是，當使用多個掃描圖樣來估計單個掃描鏈中 的固定型缺陷的位置時，應當在評估多個掃描圖樣的各個掃描圖樣之間初 始化存儲器1004。
比較器1006的輸入分別耦合到控制系統1002 (以接收參考1016)和 存儲器1004 (以接收值1018)。比較器1006對參考1016和值1018進行 比較，并在參考1016和值1018具有預定關系時斷言控制信號1014。"預 定關系"的本質可以采取多種形式。例如，如果計數器1102維持順序的 二進制向上計數(例如，xxxxxxOO 、 xxxxxx01 、 xxxxxx10 、 xxxxxxl 1 等)，則使得比較器1006斷言控制信號1014的關系可以是
參考1016〉值1018 (式l)
12但是如果計數器1102維持順序的二進制向下計數，則使得比較器1006斷 言控制信號1014的關系可以是
參考1016<值1018 (式2)
評估電路1008在圖11中被示出為包括觸發器1106、邏輯XOR (異 或)門1108、和邏輯AND門1110。觸發器1106被配置為接收并輸出掃 描圖樣1010的1比特延遲版本1112，并且在某些情況下，觸發器1106可 通過掃描時鐘1104而被觸發。邏輯XOR門1108具有被配置為接收掃描 圖樣1010的第一輸入、被配置為接收掃描圖樣1010的1比特延遲版本 1112的第二輸入、以及XOR輸出1114。邏輯AND門1110具有被配置為 接收XOR輸出1114的第一輸入、被配置為接收控制信號1014的第二輸 入、以及與存儲器1004的加載輸入相耦合的輸出1116。圖ll所示的評估 電路1008用于比較掃描圖樣1010的相鄰比特的邏輯電平，并且當在控制 信號1014被斷言時存在差異(或邏輯跳變)時，評估電路1008使得利用 參考1016的當前值來覆寫存儲器1004中存儲的值。以這種方式，掃描鏈 1012中的固定型缺陷的估計位置被更新。
在一些實施例中，裝置1100的控制系統1002還可被配置為在觸發器 1106接收到一個掃描圖樣(或一組掃描圖樣)的最后比特之后讀取觸發器 1106中的值。通過讀取移出掃描鏈1012的掃描圖樣1010的最后比特的 值，可以確定掃描鏈1012中的固定型缺陷的類型。SP，可以確定例如該 固定型缺陷是"固定于高(stuck high)"還是"固定于低(stuck low)" 類型的缺陷。
在圖11所示的裝置1100的替代實施例中，可以利用例如包括一個或 多個緩沖器的延遲電路來取代觸發器1106。但是，觸發器1106提供了掃 描圖樣1010和掃描圖樣1010的1比特延遲版本1112的良好對準。
圖12圖示了裝置1000的第二示例性實施方式1200，其中，評估電路 1008被配置為針對特定邏輯電平的存在性而評估掃描圖樣。除了評估電路 1008的配置以外，可以與裝置1100 (圖11)相似地構造裝置1200。在圖 12中，評估電路1008簡單地包括邏輯AND門1110。邏輯AND門1110 具有被配置為接收掃描圖樣1010的第一輸入、被配置為接收控制信號1014的第二輸入、以及與存儲器1004的加載輸入耦合的輸出1116。圖12 所示的評估電路1008用于識別掃描圖樣1010中邏輯高電平的存在性，并 且當在控制信號1014被斷言時識別出邏輯高電平時，評估電路1008使得 利用參考1016的當前值來覆寫存儲器1004中存儲的值。以這種方式，掃 描鏈1012中的"固定于低"缺陷的估計位置被更新。如果在掃描鏈1012 和邏輯AND門1110之間插入反相器，則裝置1200可用于估計掃描鏈 1012中的"固定于高"缺陷的位置。可替代地，并且如圖13所示，圖12 所示的裝置1200的評估電路1008可被修改為包括反相器1302和復用器 1304兩者。如果控制系統1002被配置為控制復用器1304的選擇輸入，則 裝置1300 (圖13)可用于估計固定于低或固定于高缺陷的位置。
圖14圖示了實施方法800 (圖8)或方法900 (圖9)的又一個方 式。裝置1400在以下方面類似于圖13所示的裝置1300:裝置1400也可 以估計固定于低和固定于高缺陷的位置。但是，取代復用器1304，裝置 1400復制了存儲器1004、比較器1006和邏輯AND門1110而提供了第二 存儲器1402、第二比較器1404和第二 AND門1406。掃描圖樣1010于是 被提供給邏輯AND門1110的輸入，并且反相掃描圖樣1408被提供給邏 輯AND門1406 (通過反相器1302)。在針對邏輯高和邏輯低電平評估了 一個或多個掃描圖樣之后，可以讀取存儲器1004和1402以確定從掃描鏈 發出的最后一個邏輯低電平和最后一個邏輯高電平的位置。如果掃描鏈具 有固定型缺陷，則最接近掃描鏈的輸出的位置表示固定型缺陷的估計位 置。
在圖11-14所示的裝置1100、 1200、 1300、 1400中，控制系統1002 使用計數器1102來維持到掃描圖樣當前正被評估的部分的參考。但是， 并且作為示例，控制系統1002可替代地可以被配置為通過從測試系統的 測試控制處理器讀取或獲取移出后的掃描圖樣的當前比特位置來獲得該 "參考"。注意，控制系統1002獲得或維持的參考在某些情況下可以是 1)評估電路1008正在評估的當前比特位置，2)與評估電路1008正在評 估的跳變毗鄰的比特位置，或者3)與正在被評估的比特位置或跳變具有 已知關系的計數。圖15圖示了圖10-14所示的比較器1006或1404的一個示例性實施例 1500。比較器1500包括多個邏輯門，這多個邏輯門一起接收輸入A (包 括比特A3、 A2、 Al和AO)和B (包括比特B3、 B2、 Bl和BO)，并生 成指示出是否A〉B的輸出。可替代地，比較器1006或1404可以使用能夠 比較兩個值的各種各樣的器件和結構的任意一種來實現。圖16圖示了用于測試和隔離掃描鏈中的錯誤的方法1600。將變得清 楚可見，在執行方法1600期間可以啟動方法800或900。方法1600開始 于執行"鏈完整性"測試(在塊1602)。鏈完整性測試可以包括將掃描圖 樣(例如，"11001100...")移入和移出掃描鏈，而沒有將掃描圖樣投入 DUT的組合邏輯。如果在掃描圖樣移入之后該掃描圖樣被從掃描鏈移出n 個周期("n"是掃描鏈中的觸發器的數目)，則鏈完整性測試被視為 "通過"(在塊1604)。否則，鏈完整性測試"失敗"。如果鏈完整性測 試通過，則使用標準的DFT掃描圖樣來測試DUT (在塊1606)，并且對 DUT是否通過掃描測試作出判斷(在塊1608)。如果鏈完整性測試失敗，則判斷在鏈完整性測試期間移出掃描鏈的掃 描圖樣是否包括所有都是邏輯低電平、所有都是邏輯高電平、或者邏輯 低和邏輯高電平的混合。如果是后者，則確定掃描鏈不具有固定型錯誤 (在塊1610)。如果移出后的掃描鏈包括所有都是邏輯低電平，則可以執 行方法800或方法900 (圖8或9)以估計固定于低缺陷的位置(在塊 1612)。如果移出后的掃描圖樣包括所有都是邏輯高電平，則可以執行方 法800或方法900以估計固定于高缺陷的位置(在塊1614)。
權利要求
1.一種用于估計待測器件的掃描鏈中的固定型缺陷的位置的方法，包括在掃描圖樣被從所述掃描鏈移出時，針對邏輯條件的存在性來實時地評估所述掃描圖樣；維持到所述掃描圖樣的當前正被評估的一部分的參考；當在所述參考與存儲值具有預定關系時識別出存在所述邏輯條件之后，使用所述參考來覆寫所述存儲值；以及使用所述存儲值來估計所述掃描鏈中的所述固定型缺陷的位置。
2. 根據權利要求1所述的方法，其中，所述參考是通過更新計數來維持的。
3. 根據權利要求1所述的方法，其中，所述邏輯條件是邏輯電平。
4. 根據權利要求1所述的方法，其中，所述邏輯條件是邏輯跳變。
5. 根據權利要求4所述的方法，其中，通過比較所述掃描圖樣的相鄰比特的邏輯電平，來針對所述邏輯條件的存在性評估所述掃描圖樣。
6. 根據權利要求4所述的方法，還包括讀取從所述掃描鏈移出的掃描圖樣的最后比特的值；以及使用所述最后比特的值來確定所述固定型缺陷的類型。
7. 根據權利要求1所述的方法，其中，所述預定關系是所述參考大于所述存儲值。
8. 根據權利要求1所述的方法，還包括為從所述掃描鏈移出的多個掃描圖樣中的每一個重復所述評估、維持、識別和覆寫步驟；以及在針對所述邏輯條件評估所述多個掃描圖樣中的任意一個掃描圖樣之前，而不是在針對所述邏輯條件評估所述多個掃描圖樣中的各個掃描圖樣之間，對保存所述存儲值的存儲器進行初始化；其中，所述存儲值被用于在為所述多個掃描圖樣中的每一個重復評估、維持、識別和覆寫步驟之后，估計所述掃描鏈中的所述固定型缺陷的位置。
9. 一種用于估計待測器件的掃描鏈中的固定型缺陷的位置的裝置，包括控制系統，被配置為獲得或維持到掃描圖樣的當前正被所述裝置評估的一部分的參考；存儲器，被配置為存儲表示所述固定型缺陷的估計位置的值；比較器，被配置為當所述參考與所述存儲器中存儲的值具有預定關系時，斷言控制信號；以及評估電路，被配置為i)在掃描圖樣被從所述掃描鏈移出時接收該掃描圖樣，ii)針對邏輯條件的存在性實時地評估所述掃描圖樣，以及iii)當在所述控制信號被斷言時識別出存在所述邏輯條件之后，使得使用所述參考來覆寫所述存儲器中存儲的值。
10. 根據權利要求9所述的裝置，其中，所述控制系統包括計數器，其中，所述參考是所述計數器所維持的計數，其中，所述掃描圖樣中的比特響應于掃描時鐘而被從所述掃描鏈移出，并且其中，所述控制系統使得所述計數器響應于所述掃描時鐘而遞增計數。
11. 根據權利要求IO所述的裝置，其中，所述控制系統被配置為在多個掃描圖樣中的每一個被從所述掃描鏈移出之前，復位所述計數器。
12. 根據權利要求9所述的裝置，其中，所述控制系統還被配置為在所述評估電路對多個掃描圖樣進行評估之前，而不是在評估所述多個掃描圖樣中的各個掃描圖樣之間，初始化所述存儲器。
13. 根據權利要求9所述的裝置，其中，所述評估電路包括邏輯與門，該邏輯與門具有被配置為接收所述掃描圖樣的第一輸入、被配置為接收所述控制信號的第二輸入、和耦合到所述存儲器的加載輸入的輸出。
14. 根據權利要求9所述的裝置，其中，所述評估電路包括反相器，被配置為接收所述掃描圖樣并產生反相掃描圖樣；以及邏輯與門，該邏輯與門具有被配置為接收所述反相掃描圖樣的第一輸入、被配置為接收所述控制信號的第二輸入、和耦合到所述存儲器的加載輸入的輸出。
15. 根據權利要求9所述的裝置，其中，所述評估電路包括-觸發器，被配置為接收并輸出所述掃描圖樣的1比特延遲版本；邏輯異或門，該邏輯異或門具有被配置為接收所述掃描圖樣的第一輸入、被配置為接收所述掃描圖樣的所述1比特延遲版本的第二輸入、和異或輸出；以及邏輯與門，該邏輯與門具有被配置為接收所述異或輸出的第一輸入、被配置為接收所述控制信號的第二輸入、以及耦合到所述存儲器的加載輸入的輸出。
16. 根據權利要求9所述的裝置，其中，所述評估電路包括延遲電路，被配置為接收并輸出所述掃描圖樣的1比特延遲版本；邏輯異或門，該邏輯異或門具有被配置為接收所述掃描圖樣的第一輸入、被配置為接收所述掃描圖樣的所述1比特延遲版本的第二輸入、和異或輸出；以及邏輯與門，該邏輯與門具有被配置為接收所述異或輸出的第一輸入、被配置為接收所述控制信號的第二輸入、以及耦合到所述存儲器的加載輸入的輸出。
17. 根據權利要求16所述的裝置，還包括控制系統，該控制系統被配置為在所述觸發器已經接收到所述掃描圖樣的最后比特之后，讀取所述觸發器中的值。
18. 根據權利要求16所述的裝置，其中，所述計數器具有復位輸入，并且其中，所述裝置還包括如下控制系統，該控制系統被配置為i)在多個掃描圖樣中的每一個被從所述掃描鏈移出之前，經由所述復位輸入來復位當前比特位置，以及ii)在所述觸發器已經接收到所述多個掃描圖樣中的最后比特之后，讀取并存儲所述觸發器中的值。
19. 根據權利要求9所述的裝置，其中，所述邏輯條件是邏輯電平。
20. 根據權利要求9所述的裝置，其中，所述邏輯條件是邏輯跳變。
21. —種用于估計待測器件的掃描鏈中的固定型缺陷的位置的裝置，包括用于存儲表示所述固定型缺陷的位置的值的裝置；用于在掃描圖樣被從所述掃描鏈移出時，針對邏輯條件的存在性來實時地評估所述掃描圖樣的裝置；用于維持到所述掃描圖樣的當前正被評估的一部分的參考的裝置；以及用于當在所述參考與存儲值具有預定關系時識別出存在所述邏輯條件之后，使用所述參考來覆寫所述存儲值的裝置。
全文摘要
在掃描圖像被從掃描鏈移出時，針對邏輯條件的存在性來實時地評估該掃描圖樣。維持到掃描圖樣的當前正被評估的一部分的參考。當在該參考與存儲值具有預定關系時識別出存在所述邏輯條件之后，使用參考來覆寫存儲值。然后，使用存儲值來估計掃描鏈中的固定型缺陷的位置。
文檔編號G06F11/00GK101627370SQ200880006537
公開日2010年1月13日 申請日期2008年2月28日 優先權日2007年2月28日
發明者約翰·費迪尼, 菲爾·布里森 申請人:惠瑞捷(新加坡)私人有限公司