專利名稱：加載可編程邏輯器件的方法、裝置和系統的制作方法
技術領域：
本發明涉及電子領域，尤其涉及加載可編程邏輯電子器件的技術。
背景技術：
可擦除可編斥呈邏輯器件(Erasable Programmable Logic Device, EPLD)和 復雜可編程邏輯器件(Complex Programmable Logical Device, CPLD)都屬于 可編程邏輯器件，并且都是電可擦除編程器件，在掉電情況下仍能夠保持所編 程序的邏輯功能。目前，現有技術均是使用聯合測試行動小組(Joint Test Action Group, JTAG)下載電纜，通過外部編程設備對EPLD/CPLD進行程序下載。 軟件開發人員如果需要升級EPLD代碼，通常需要硬件人員來完成這一過程， 這是因為下載EPLD/CPLD通常需要專用的軟件、硬件、和專用電纜；如果已 經發貨的單板，在后續過程中發現了EPLD/CPLD的設計隱患，需要更改代碼 時，必須把單板再返回工廠進行更新。
在實現本發明的過程中，發明人發現現有技術至少存在以下問題 現有技術由于只采用JTAG下載電纜下載EPLD/CPLD程序，即必需使用 JTAG電纜進行下載并借助外部編程環境，所以無法實現在線升級；同時，由 于使用JTAG下載電纜下載速度慢，使得下載過程耗時較長，造成系統資源的 浪費。
發明內容
有鑒于此，本發明實施例提供一種加載可編程邏輯器件的方法、裝置及系統。
本發明實施例提供的加載可編程邏輯器件的方法，包括判斷電纜接入標志位的信號處于高電平或者低電平；如果上述電纜接入標志位的信號處于高電平，則連接聯合測試行動小組JTAG下載電纜到可編程邏輯器件，通過外部編程設備對該可編程邏輯器件進行加載；如果上述電纜接入標志位的信號處于低電平，則連接處理器的通用輸入輸出接口 GPIO到可編程邏輯器件，通過該處理器對該可編程邏輯器件進行在線加載。
本發明實施例提供的選擇加載可編程邏輯器件的裝置，包括判斷模塊，用于判斷電纜接入標志位的信號處于高電平或者低電平；選擇加載模塊，用于如果上述判斷模塊確定該電纜接入標志位的信號處于高電平，則連接JTAG下載電纜到可編程邏輯器件，通過外部編程設備對該可編程邏輯器件進行加載；如果上述判斷模塊確定該電纜接入標志位的信號處于低電平，則連接處理器的通用輸入輸出接口 GPIO到可編程邏輯器件，通過處理器對該可編程邏輯器件進行在線加載。
本發明實施例還提供一種加載可編程邏輯器件的系統，包括電子開關、處理器、外部編程設備、聯合測試行動小組JTAG插座和可編程邏輯器件，其中電子開關，用于判斷電纜接入標志位的信號處于高電平或者低電平；如果該電纜接入標志位的信號處于高電平，則通過接入上述JTAG插座將上述可編程邏輯器件連接到上述外部可編程設備；如果該電纜接入標志位的信號處于低電平，則連接上述處理器的通用輸入輸出接口 GPIO接入到上述可編程邏輯器件；處理器，用于在線加載可編程邏輯器件；外部編程設備，用于通過JTAG下載電纜加載可編程邏輯器件。
本發明實施例提供的上述技術方案，通過判斷電纜接入標志位的信號狀態，如果處于高電平，選擇JTAG下載電纜進行加載，如果處于低電平，選擇處理器在線加載，實現了自動選4奪加載可編程邏輯器件的方式，解決了現有技術只能依靠JTAG下載電纜加載而導致的下載方式單一、并且下載速度慢的問
6題。同時，由于引入了在線加載的方式，避免了可編程邏輯器件由于升級而需要現場返回單板，提高了可編程邏輯器件的加載速度和系統靈活性。
為了更清楚地說明本發明實施例的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹。顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。
圖1是本發明實施例一提供的加載可編程邏輯器件的方法簡化示意圖；圖2是本發明實施例二提供的加載可編程邏輯器件的方法簡化示意圖；圖3是本發明實施例二提供的通過JTAG下載電纜加載可編程邏輯器件的簡化示意圖4是本發明實施例二提供的通過處理器在線加載可編程邏輯器件的示意
圖5是本發明實施例三提供的選擇加載可編程邏輯器件的裝置的結構簡化示意圖6是本發明實施例四提供的加載可編程邏輯器件的系統簡化示意圖。
具體實施例方式
為了使本發明的具體技術方案、發明目的更加清楚，下面結合具體的實施方式和附圖作進一步說明。實施例一
本實施例提供一種加載可編程邏輯器件的方法，如圖1所示，該方法包括步驟S101,判斷電纜接入標志位的信號處于高電平或者低電平；如果該電
纜接入標志位的信號處于高電平，執行步驟S102;如果該電纜接入標志位的信
號處于低電平，執行步驟S103。步驟S102，連接JTAG下載電纜到可編程邏輯器件，通過外部編程設備對該可編程邏輯器件進行加載。
步驟S103,連接處理器的通用輸入輸出接口 ( General-Purpose I/O port,GPIO)到可編程邏輯器件，通過該處理器對該可編程邏輯器件進行在線加載。
本實施例提供的上述技術方案，通過判斷電纜接入標志位的信號狀態，如果處于高電平，選擇JTAG下載電纜進行加載，如果處于低電平，選擇處理器在線加載，實現了自動選擇加載可編程邏輯器件的方式，解決了現有技術只能依靠JTAG下載電纜加載而導致的下載方式單一、并且下載速度慢的問題。同時，由于引入了在線加載的方式，避免了可編程邏輯器件由于升級而需要現場返回單板，提高了可編程邏輯器件的加載速度和系統靈活性。
實施例二
本實施例提供另一種選擇加載可編程邏輯器件的方法。下面首先介紹JTAG包括的5個信號4矣口
(1) 測試時鐘信號輸入接口 (Test Clock Input, TCK)，該接口為測試接入端口 ( Test Access Port, TAP)的搡作提供獨立的、基本的時鐘信號，TAP的所有操作都是通過這個時鐘信號來驅動的。
(2) 測試模式選擇輸入接口 ( Test Mode Selection Input, TMS )，用來控制TAP在不同的狀態間的相互轉換。TMS信號在TCK的上升沿有效。
(3) 測試數據輸入接口 ( Test Data Input ， TDI),是數據輸入的接口。所有要輸入到特定寄存器的數據都是通過TDI接口串行輸入的，并且TDI由TCK驅動。
(4) 測試數據輸出接口 (Test Data Output, TDO )，是數據輸出的接口。所有要從特定的寄存器中輸出的數據都是通過TDO接口串行輸出的，并且TDI由TCK驅動。
(5) 測試復位輸入接口 ( Test Reset I叩ut ， TRST )，可以用來對TAP控制器進行復位、初始化。
需要說明的是，在以上5個接口中，TRST接口在IEEE 1149.1標準中是可選項，其他4個接口在IEEE1149.1標準中是必選項。
由于在EPLD/CPLD中沒有使用TRST信號，因此本發明實施例使用TRST信號作為電纜接入標志位的信號。本實施例中的加載可編程邏輯器件以
EPLD/CPLD為例。本實施例提供的方法包括如下步驟
步驟S201，判斷TRST信號處于高電平或者低電平，如果該TRST信號處于高電平，執行步驟S202;如果該TRST信號處于低電平，執行步驟S203。本實施例中可以通過電子開關判斷TRST信號處于高電平或者低電平。
步驟S202，連接JTAG下載電纜到EPLD/CPLD件，通過外部編程設備對EPLD/CPLD進行加載。
更具體地，如圖3所示，當JTAG下載電纜接入JTAG插座303，外部編程設備304輸出的TRST信號被作為電纜接入標志位送到電子開關301，該TRST信號在下載JTAG程序的過程中處于高電平，電子開關301才艮據此標志位選擇JTAG插座303連接到EPLD/CPLD 302上，從而完成外部編程設備304通過JTAG下載電纜加載EPLD/CPLD 302。
步驟S203,連接處理器的GPIO到EPLD/CPLD，通過該處理器對該EPLD/CPLD進行在線加載。
更具體地，如圖4所示，當JTAG電纜未接入JTAG插座403時，TRST信號被單板上的下拉電阻405下拉到地上，保持低電平，電子開關401根據此標志位自動選擇處理器402的GPIO端口連接到EPLD/CPLD 404的JTAG管腳上，此時可以通過處理器402對EPLD/CPLD404進行在線加載。
本實施例提供的上述技術方案，通過判斷TRST信號狀態，如果處于高電平，選擇JTAG下載電纜進行加載，如果處于低電平，選擇處理器在線加載，實現了自動選擇加載EPLD/CPLD的方式，解決了現有技術只能依靠JTAG下載電纜加載而導致的下載方式單一、并且下載速度慢的問題。同時，由于引入了在線加載的方式，避免了 EPLD/CPLD由于升級而需要現場返回單板，提高 了 EPLD/CPLD的加載速度和系統靈活性。
實施例三
本實施例提供了一種選擇加載可編程邏輯器件的裝置500，如圖5所示， 包括判斷模塊501和選擇加載模塊502。判斷模塊501判斷電纜接入標志位 的信號處于高電平或者低電平；如果判斷模塊501確定上述電纜接入標志位的 信號處于高電平，則連接JTAG下載電纜到可編程邏輯器件，通過外部編程設 備對該可編程邏輯器件進行加載；如果判斷模塊501確定上述電纜接入標志位 的信號處于低電平，則連接處理器的GPIO到可編程邏輯器件，通過該處理器 對該可編程邏輯器件進行在線加載。
進一步地，上述判斷模塊501進一步用于，如果上述JTAG下載電纜接入 JTAG插座，電纜接入標志位的信號由外部編程設備輸出，則確定該電纜接入 標志位的信號處于高電平；如果上述JTAG下載電纜未接入上述JTAG插座， 電纜接入標志位的信號被下拉電阻下拉到地上，則確定該電纜接入標志位的信 號處于低電平。
更具體地，上述可編程邏輯器件可以是EPLD/CPLD,上述電纜接入標志 位的信號為TRST信號。本實施例提供的選擇加載可編程邏輯器件的裝置具體 可以是電子開關。
本實施例提供的上述^f支術方案，通過判斷TRST信號狀態，如果處于高電 平，選擇JTAG下載電纜進行加載，如果處于低電平，選擇處理器在線加載， 實現了自動選擇加載EPLD/CPLD的方式，解決了現有技術只能依靠JTAG下 載電纜加載而導致的下載方式單一、并且下載速度慢的問題。同時，由于引入 了在線加載的方式，避免了 EPLD/CPLD由于升級而需要現場返回單板，提高 了 EPLD/CPLD的加載速度和系統靈活性。
10實施例四
本實施例提供了一種加載可編程邏輯器件的系統，如圖6所示，包括電 子開關601、處理器602、 JTAG插座603、可編程邏輯器件604,和外部編程 設備605。本實施例中的可編程邏輯器件604具體以EPLD/CPLD為例進行介 紹，本實施例中的電纜接入標志位的信號具體以TRST信號為例。其中
電子開關601判斷電纜接入標志位的信號處于高電平或者低電平，如果該 電纜接入標志位的信號(例如TRST信號)處于高電平，則通過接入JTAG插 座603將可編程邏輯器件604連接到外部編程設備605,該外部編程設備605 通過JTAG下載電纜加載可編程邏輯器件604;如果上述電纜接入標志位的信 號(例如TRST信號)處于低電平，則電子開關601通過GPIO將可編程邏輯 器件604連接到處理器602，由該處理器602對該可編程邏輯器件604進行在 線加載。
進一步地，當JTAG下載電纜接入JTAG插座603時，上述外部編程設備 605輸出電纜接入標志位的信號(例如TRST信號)，該電纜接入標志位的信號 (例如TRST信號)處于高電平。
進一步地，該系統還包括下拉電阻606，用于當JTAG下載電纜未接入JTAG 插座603時，將電纜接入標志位的信號(例如TRST信號)下拉到地上，所述 電纜接入標志位的信號(例如TRST信號)處于低電平。
本實施例提供的加載可編程邏輯器件的系統，可應用在包含EPLD/CPLD 的電子產品設備和系統中。
本實施例提供的上述技術方案，通過判斷TRST信號狀態，如果處于高電 平，選擇JTAG下載電纜進行加載，如果處于低電平，選擇處理器在線加載， 實現了自動選擇加載EPLD/CPLD的方式，解決了現有技術只能依靠JTAG下 載電纜加載而導致的下載方式單一、并且下載速度慢的問題。同時，由于引入 了在線加載的方式，避免了 EPLD/CPLD由于升級而需要現場返回單板，提高 了 EPLD/CPLD的加載速度和系統靈活性。通過以上實施方式的描述，本領域技術人員可以清楚地了解到本發明可以 借助軟件加必需的硬件平臺的方式來實現，當然也可以通過硬件來實施。基于 這樣的理解，本發明的技術方案對背景技術做出貢獻的全部或者部分可以以軟 件產品的形式體現出來，該計算機軟件產品可以存儲在存儲介質中，如
ROM/RAM、磁碟、光盤等，包括若干指令用以使得一臺計算機設備(可以是 個人計算機，服務器，或者網絡設備等)執行本發明各個實施例或者實施例的 某些部分所述的方法。
雖然通過參照本發明的某些優選實施方式，已經對本發明進行了圖示和描 述，^f旦本領域的普通4支術人員應該明白，可以在形式上和細節上對其作各種改 變，而不偏離本發明的精神和范圍。
權利要求
1、一種加載可編程邏輯器件的方法，其特征在于，包括判斷電纜接入標志位的信號處于高電平或者低電平；如果所述電纜接入標志位的信號處于高電平，則連接聯合測試行動小組JTAG下載電纜到可編程邏輯器件，通過外部編程設備對所述可編程邏輯器件進行加載；如果所述電纜接入標志位的信號處于低電平，則連接處理器的通用輸入輸出接口GPIO到所述可編程邏輯器件，通過所述處理器對所述可編程邏輯器件進行在線加載。
2、 根據權利要求1所述的加載可編程邏輯器件的方法，其特征在于，所 述可編程邏輯器件包括可擦除可編程邏輯器件和/或復雜可編程邏輯器件 EPLD/CPLD。
3、 根據權利要求2所述的加載可編程邏輯器件的方法，其特征在于，所 述判斷電纜接入標志位的信號處于高電平或者低電平，具體包括當所述JTAG下載電纜接入JTAG插座，所述電纜接入標志位的信號由外 部編程設備輸出，則所述電纜接入標志位的信號處于高電平；當所述JTAG下載電纜未接入所述JTAG插座，所述電纜接入標志位的信 號被下拉電阻下拉到地上，則所述電纜接入標志位的信號處于低電平。
4、 根據權利要求1至3任一項所述的選擇加載可編程邏輯器件的方法， 其特征在于，所述電纜接入標志位的信號是JTAG的測試復位接口 TRST信號。
5、 一種選擇加載可編程邏輯器件的裝置，其特征在于，包括判斷模塊，用于判斷電纜接入標志位的信號處于高電平或者低電平； 選擇加載模塊，用于如果所述判斷模塊確定所述電纜接入標志位的信號處于高電平，則連接JTAG下載電纜到可編程邏輯器件，通過外部編程設備對所 述可編程邏輯器件進行加載；如果所述判斷模塊確定所述電纜接入標志位的信號處于低電平，則連接處理器的通用輸入輸出接口 GPIO到所述可編程邏輯器 件，通過所述處理器對所述可編程邏輯器件進行在線加載。
6、 根據權利要求5所述的選擇加載可編程邏輯器件的裝置，其特征在于， 所述可編程邏輯器件包括可擦除可編程邏輯器件和/或復雜可編程邏輯器件 EPLD/CPLD。
7、 根據權利要求6所述的選擇加載可編程邏輯器件的裝置，其特征在于， 所述判斷模塊進一步用于，如果所述JTAG下載電纜接入JTAG插座，所述電纜接入標志位的信號由 外部編程設備輸出，則確定所述電纜接入標志位的信號處于高電平；如果所述JTAG下載電纜未接入所述JTAG插座，所述電纜接入標志位的 信號被下拉電阻下拉到地上，則確定所述電纜接入標志位的信號處于低電平。
8、 根據權利要求5至7任一項所述的選擇加載可編程邏輯器件的裝置， 其特征在于，所述判斷單元進一步用于，判斷JTAG的測試復位接口 TRST信 號處于高電平或者^^電平；所述選擇加載模塊，用于如果所述判斷模塊確定所述TRST信號處于高電 平，則連接JTAG下載電纜到所述可編程邏輯器件，通過外部編程設備加載所 述可編程邏輯器件；如果所述判斷模塊確定所述TRST信號處于低電平，則連 接處理器的GPIO到所述可編程邏輯器件，通過所述處理器在線加載所述可編 程邏輯器件。
9、 一種加載可編程邏輯器件的系統，其特征在于，包括電子開關、處理 器、外部編程設備、聯合測試行動小組JTAG插座和可編程邏輯器件，其中所述電子開關，用于判斷電纜接入標志位的信號處于高電平或者低電平； 如果所述電纜接入標志位的信號處于高電平，則通過接入所述JTAG插座將所 述可編程邏輯器件連接到所述外部編程設備；如果所述電纜接入標志位的信號 處于低電平，則連接所述處理器的通用輸入輸出接口 GPIO到所述可編程邏輯 器件；所述處理器，用于在線加載所述可編程邏輯器件；所述外部編程i殳備，用于通過JTAG下載電纜加載所述可編程邏輯器件。
10、 根據權利要求9所述的加載可編程邏輯器件的系統，其特征在于，所 述外部編程設備，還用于當所述JTAG下載電纜接入所述JTAG插座時，輸出 所述電纜接入標志位的信號，所述電纜接入標志位的信號處于高電平。
11、 根據權利要求9所述的加載可編程邏輯器件的系統，其特征在于，所 述系統還包括下拉電阻，用于當所述JTAG下載電纜未接入所述JTAG插座時， 將所述電纜接入標志位的信號下拉到地上，所述電纜接入標志位的信號處于低 電平。
12、 根據權利要求9至11任一項所述的加載可編程邏輯器件的系統，其 特征在于，所述可編程邏輯器件包括可擦除可編程邏輯器件和/或復雜可編程 邏輯器件EPLD/CPLD。
13、 根據權利要求13所述的加載可編程邏輯器件的系統，其特征在于， 所述電纜接入標志位的信號為JTAG的測試復位接口 TRST信號。
全文摘要
本發明實施例公開一種加載可編程邏輯器件的方法、裝置及系統。加載可編程邏輯器件的方法包括判斷電纜接入標志位的信號處于高電平或者低電平；如果所述電纜接入標志位的信號處于高電平，則連接聯合測試行動小組JTAG下載電纜到可編程邏輯器件，通過外部編程設備對可編程邏輯器件進行加載；如果所述電纜接入標志位的信號處于低電平，則連接處理器的通用輸入輸出接口GPIO到可編程邏輯器件，通過處理器對可編程邏輯器件進行在線加載。本發明實施例提供的上述技術方案，解決了現有技術只能依靠JTAG下載電纜加載可編程邏輯器件而導致的下載方式單一、并且下載速度慢的問題。
文檔編號G06F9/445GK101464806SQ20081024196
公開日2009年6月24日 申請日期2008年12月29日 優先權日2008年12月29日
發明者李根柱 申請人:華為技術有限公司