一種fpga電路故障檢測裝置的制作方法

專利名稱：一種fpga電路故障檢測裝置的制作方法
技術領域：
本發明涉及電路容錯技術領域，特別是涉及一種現場可編程門陣列 (FPGA)電路故障檢測裝置。
背景技術：
可靠性是計算機設計過程中必須考慮的重要問題，針對提高系統可靠性的 需求，人們提出了各種有效的容錯技術，如三模冗余(Triple Modular Redundancy, TMR)技術、錯誤檢測與糾正(Error Detection And Correction, EDAC)技術、奇偶校驗技術、基于時間冗余的采樣判決技術等。這些技術主 要可以分成三類面積冗余、時間冗余以及信息冗余。信息冗余主要應用在存 儲單元的容錯方面，現有的面積冗余和時間冗余容錯技術大都針對傳統的專用 集成電路(Application Specific Intergrated Circuits, ASIC)芯片。
近年來，現場可編程門陣列(Field Programmable Gate Array, FPGA)器 件在計算機系統特別是嵌入式系統中的應用越來越多。由于FPGA器件的諸多 優點，如沒有高昂的一次性工程費用(NonRecurringEngineering, NRE)， 開發周期短，成本低，同時具有重復編程的靈活性等，隨著其性能和密度的不 斷提高，其在空間等惡劣環境中得到了大量的運用。
但是，由于FPGA的結構特點，特別是基于靜態隨機讀寫存儲器(Static Random Access Memory, SRAM)的FPGA,很容易受到外界環境的干擾，最 常見的就是由宇宙射線引起的單粒子翻轉(Single-Event Upset, SEU)效應。 同時，FPGA的軟故障與傳統ASIC的軟故障有著很大的區別，對于ASIC，其 軟故障具有瞬時性，用傳統的容錯技術可以很好地解決或屏蔽這些故障，但是 對于FPGA，其軟故障具有持續性和永久性，持續性是指故障發生后，故障效 應一直持續到對FPGA進行重配置后才消失；永久性是指對于具有反饋回路的 電路故障，會破壞電路內部狀態，無法通過簡單的重配置來消除。
對于FPGA來說，由于其軟故障的持續性，傳統的容錯技術喪失了故障恢復的能力，而只能通過額外的配置刷新操作來進行故障恢復。
結合FPGA的配置刷新技術和傳統的三模冗余(TMP)技術，可以解決 FPGA軟故障的問題，但是三模冗余技術的應用有著諸多的限制，面積、引腳、 功耗等開銷至少為原系統的三倍。
因此，系統的故障檢測能力就顯得尤為重要，其不僅可以防止系統產生錯 誤的操作結果而導致災難性的后果或無法恢復的數據錯誤，而且可以結合 FPGA的配置刷新技術，使FPGA持續有效地運行。
要達到這個目的，必須要求系統在輸出錯誤結果之前檢測出故障，也就是 說，故障檢測延遲要盡可能短。
而現有的FPGA軟故障檢測方法還不夠完善，回讀比較的檢測能力有限， 檢測延遲長；而雙模比較的開銷又太大，從而無法達到要求。

發明內容
針對目前FPGA電路軟故障檢測方法的系統開銷大、故障檢測延遲長、實 現復雜等問題，本發明提供一種FPGA電路故障檢測裝置，其不僅可以快速的 檢測出故障，而且系統開銷小，實現簡單。
為實現本發明目的而提供的一種FPGA電路故障檢測裝置，包括輸入信號 編碼器，輸出信號解碼器和至少一故障探針，其中
所述輸入信號編碼器，用于對輸入信號進行時間冗余編碼；
輸出信號解碼器，用于使被測FPGA電路輸出正確結果；
故障探針，用于對被測FPGA電路的任意一點的輸出進行時間冗余解碼， 比較在不同時間節點上同一輸入的輸出結果，判斷被測FPGA電路故障。
所述的FPGA電路故障檢測裝置，還包括故障定位器，用于對故障探針的 輸出結果進行編碼，把故障定位到一個較小的局部區域。
所述進行故障檢測的故障探針和進行故障定位的故障定位器包括在被測 FPGA電路中。
所述輸入信號編碼器的輸入信號是被測FPGA電路的原始輸入，以及時鐘 信號；輸出信號是被測FPGA電路的輸入信號；
輸出信號解碼器的輸入是被測FPGA電路的冗余輸出信號，以及時鐘信 號；輸出信號解碼器的輸出是正常的輸出信號。所述輸入信號編碼器的輸出信號包括經過編碼的原始輸入信號，原始時鐘 信號和經過倍頻的時鐘信號。
所述輸入信號編碼器包括一組觸發器， 一組相等比較器， 一組二選一多路 選擇器。
所述輸出信號解碼器為一組觸發器。 所述故障探針是一個1位輸入1位輸出的黑盒。
所述故障探針包括多個觸發器，其中一觸發器為被測FPGA電路中的工作 觸發器；其他觸發器根據是在時鐘信號的上升沿輸出冗余結果，還是下降沿輸 出冗余結果，來決定是上升沿觸發還是下降沿觸發。
所述故障定位器還用于壓縮故障探針輸出的故障信號；
所述故障定位器的信號壓縮電路，是把同一個器件內的故障探針輸出進行 一個或邏輯輸出，也就是用一位來表示一個器件是否發生故障。
所述被測FPGA電路由多個小的電路器件組成，這些電路器件工作在經過 倍頻的時鐘頻率下，在這些電路器件內部和之間的任意一個節點都可以加入故 障探針進行故障探測。
如果所述被測FPGA電路有反饋回路，則在反饋回路上增加串聯一觸發 器，把反饋輸入進行一個工作時鐘的延遲。
本發明與傳統技術相比，有以下優點(1)獨立性。輸入輸出編解碼器 可以在靈活性差，但可靠性高的器件(如反烙絲FPGA)中實現，減少其對 外界環境的敏感。而故障探針則可以完全不影響被測電路的內部結構和正常工 作；(2)靈活性。故障檢測電路可以根據故障覆蓋率或特定故障檢測的需求 來決定故障探針的多少和位置；G)實現簡單，通用性強。本發明實現與FPGA 內部結構沒有任何關系，基本不改變被測FPGA電路的內部結構，使得實現起 來更加簡單；(4)故障檢測延遲小。本發明可以在幾個系統時鐘周期內檢測 出故障；(5)系統開銷小。本發明的面積開銷只和被測FPGA電路輸入輸出 引腳，以及內部檢測點的多少有關，而與電路規模沒有直接的關系，而且，其 功耗開銷可以通過雙邊沿觸發器等技術來進行優化。


圖1是本發明FPGA電路故障檢測裝置結構示意圖；圖2是本發明FPGA電路故障檢測裝置輸入輸出編解碼部分實現電路圖；圖3是圖2的電路下FPGA內部電路故障檢測信號波形圖；圖4是圖2的電路下故障探針的實現電路圖；圖5是故障定位器實現電路圖；圖6A是被測FPGA電路的原始反饋回路；圖6B是修改后被測FPGA電路的反饋回路。
具體實施方式
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實 施例，對本發明的一種FPGA電路故障檢測裝置進行進一歩洋細說明。應當理 解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。本發明針對目前FPGA電路軟故障檢測方法的系統開銷大、故障檢測延遲 長、實現復雜等問題，提出一種高效的FPGA電路故障檢測裝置。如圖1所示，本發明的FPGA電路故障檢測裝置，包括輸入信號編碼器 10，輸出信號解碼器30，至少一故障探針22，以及故障定位器24。輸入信號編碼器10，用于對輸入信號進行時間冗余編碼。輸入信號編碼器10的輸入信號11是被測FPGA電路的原始輸入，以及時 鐘信號13，輸入信號編碼器10的輸出信號12是被測FPGA電路20的輸入信號 輸出信號解碼器30，用于使被測FPGA電路輸出正確結果。輸出信號解碼器30的輸入是被測FPGA電路的冗余輸出信號31，以及時 鐘信號13，輸出信號解碼器30的輸出是正常的輸出信號32。故障探針22，用于對被測FPGA電路的任意一點的輸出進行時間冗余解 碼，比較在不同時間節點上同一輸入的輸出結果，判斷被測FPGA電路故障。故障定位器24，用于對故障探針的輸出結果進行編碼，把故障定位到一 個較小的局部區域。較佳地，進行故障檢測的故障探針22和進行故障定位的故障定位器包括 在被測FPGA電路20中。輸入信號編碼器IO對輸入信號進行時間冗余編碼。輸入信號編碼器10的輸入信號11是被測FPGA電路的原始輸入，輸入信 號編碼器10根據輸入信號11的時鐘信號13，也就是被測FPGA電路的原始 系統工作頻率，對輸入信號11中除時鐘信號B以外的其它信號進行基于時間 冗余的編碼。使得輸入信號在一個時鐘周期內不僅包含原始輸入信號，還包含 本周期之前的一些時鐘周期的輸入信號，并使得一個輸入信號在多個時鐘周期 內不連續出現，生成時間冗余信息。同時，輸入信號編碼器還根據時間冗余的 程度，對原始時鐘信號進行相應的倍頻，較佳地，進行時間的雙模冗余編碼， 也就是一個時鐘周期包含兩個周期的輸入信號時，需要對時鐘信號進行2倍 頻。這樣，輸入信號編碼器10的輸出信號12包括經過編碼的原始輸入信號， 原始時鐘信號和經過倍頻的時鐘信號。輸出信號12也是被測FPGA電路20 的輸入信號:。輸入信號編碼器完成對輸入信號的時間冗余編碼。編碼要達到兩個目的， 第一，要使得輸入信號在時間上具有冗余性，也就是同一個信號要在多個時鐘 周期內重復出現；第二，重復出現的信號在時間上不能相鄰。經過編碼，原來 的一個時鐘周期被劃分為多個小的時間片，其中一個時間片完成本周期的原始 計算，其它時間片重復以前周期的計算。這樣，電路的輸出在時間上出現重復， 同時，每一組重復信號在時間上是相互重疊的。在任意時刻發生的故障肯定處 于某一組重復信號之間，即正常輸出之后，冗余輸出之前。所以只需要比較相 同輸入，但不同時間片的電路輸出結果，就可以檢測出電路是否發生故障。較佳地，輸入信號編碼器的一種實現方式如圖2所示，所述輸入信號編碼 器包括一組觸發器15， 一組相等比較器17， 一組二選一多路選擇擇器14。基于時間冗余的編碼有兩個基本要求，一個是每一原始周期的輸入信號經 過編碼后要在多個周期內重復出現；第二個是重復出現的輸入信號在時間上不 連續。如果每一個原始周期的輸入信號在相鄰兩個周期內交替出現，則第n個周 期的輸入信號在第n個周期的前半周期和第n+l個周期的后半周期出現。考慮輸入信號11與時鐘13同歩的情況，輸入信號11經過觸發器15延時 一個時鐘周期，得到輸出信號16，信號16比信號11在時間上滯后一個時鐘 單元。要得到所述的編碼結果，只需通過一個二選一的多路選擇器14，在時鐘信號13的前半個周期輸出信號11，后半個周期輸出信號16。也就是在時鐘的前半個周期輸出正常的輸入信號，后半個周期輸出前一個 周期的輸入信號，這樣得到的輸出信號12作為被測電路的輸入信號，同時，時鐘信號13要經過兩倍頻輸入到被測FPGA電路，作為被測FPGA電路的新 的系統時鐘信號。這里沒有考慮輸入信號相同的情況，二選一的多路選擇器14在每一個時 鐘周期都需要翻轉兩次，而系統在空閑時，輸入是不變化的，這將導致不必要 的能量消耗，所以，對信號11與信號16做一個比較，通過相等比較器17輸 出是否相等的指示信號18;當信號18為低電平的時候，表示兩個信號相同， 也就是輸入的前后兩個周期信號相同；當信號18為高電平的時候，表示輸入 不同。通過信號18與時鐘信號13的與操作結果19來控制二選一多路選擇器14 在必要時進行輸入選擇。輸出信號解碼器30，用于使被測FPGA電路輸出正確結果。 較佳地，所述輸出信號解碼器30為一組觸發器。根據所述輸入信號編碼器的輸入，被測FPGA電路每半個時鐘周期就會輸 出一個結果，則存在兩種情況， 一種情況為在時鐘信號13的上升沿輸出正常 輸入的計算結果，另一種情況為在時鐘信號13的上升沿輸出冗余輸入(即前 一個周期的輸入)的計算結果。不管是那種情況，只需要在時鐘信號13的上 升沿對結果進行寄存，然后輸出就可以得到正確的輸出結果，只是在第二種情 況下，輸出將延遲一個時鐘單元而已，這樣，輸出信號解碼器就可以由一個觸 發器完成，被測FPGA電路的冗余輸出31經過觸發器的采樣得到正常的輸出 信號32。因為被測FPGA電路20的輸入是經過編碼的，所以其輸出31并不是正確 的電路輸出結果，僅僅是含有正確的輸出信號，因此，需要一個輸出信號解碼 器30來獲得電路的正常輸出信號32到下一級電路。輸出信號解碼器對每一個時鐘周期的相應時間片進行采樣，把本周期的正 常輸出信號輸出到被測電路的下級電路。這樣，對于外部電路來說，經過輸入編碼和輸出解碼的被測FPGA電路與沒有編解碼的正常工作電路的輸出是一樣的，因此，本發明的輸入信號編碼器 和輸出信號解碼器對外部電路是透明的。如圖3所示，為FPGA內部電路故障檢測信號波形圖。其中，波形130為時鐘信號13的波形；波形110為輸入信號11的可能的波形。這里要求輸入波形在時鐘上升沿變化，如果原始輸入不滿足這個要求，只需在時鐘上升沿對輸入進行寄存再輸出即可。波形160為經過延遲的輸入信號16的波形；波形120為經過編碼的輸入信號12的波形，可以看出，前半個周期的信號121為本周期的原始輸入信號111，后半個周期的信號122為本周期的延遲輸入信號161。觀察波形120，每一個原始輸入信號在1.5個時鐘周期后被重復。波形310為經過被測電路后的信號輸出31的波形，它的特點與波形120的特點相同；波形311為輸入121時的輸出結果，312為輸入122時的輸出結果，但由于圖3為示意圖的示意結果，波形311有可能在輸入121若干個半周期后才輸出；波形320為經過解碼的芷常輸出結果32的波形。故障探針22，用于對被測FPGA電路的任意一點的輸出進行時間冗余解 碼，比較在不同時間節點上同一輸入的輸出結果，判斷被測FPGA電路故障。被測FPGA電路20由多個小的電路器件21組成，這些電路器件21工作 在經過倍頻的時鐘頻率下，在這些電路器件內部和之間的任意一個節點都可以 加入故障探針22進行故障探測。當把故障探針的輸入和被測FPGA電路中任意一個節點連接時，只要 FPGA電路發生故障，并引起這個節點輸出異常，那么故障探針的輸出23就 會被置位。同時，故障探針的輸出23作為故障定位器24的輸入。故障探針可以插入到被測FPGA電路的任何一個節點進行故障檢測。輸入 信號編碼器使被測FPGA電路的輸出在時間上具有冗余性，故障探針對任意一 點的輸出進行時間冗余的解碼，比較在不同時間節點上同一輸入的輸出結果； 如果輸出結果相同，表示在兩次相同輸入的時間間隔內被測FPGA電路工作正常；如果輸入結果不同，表示被測FPGA電路發生故障。因為每一個輸入信號 和其冗余信號在時間上是不連貫的，對于任何的電路故障，其發生時間總是處 于某個輸出信號與冗余信號之間，因此，本發明通過輸入信號編碼器使被測 FPGA電路在時間上具有冗余性，然后用故障探針對輸出進行解碼比較，保證 在任意時間內發生的電路故障都可以被檢測到。同樣，對于FPGA電路的觸發器上的故障，只需要在觸發器的輸出上插入 故障探針即可。較佳地，故障探針22可以是一個1位輸入1位輸出的黑盒。根據圖2的輸入信號編碼器，相應的故障探針如圖4所示，所述故障探針 包括多個觸發器，其中，觸發器221表示被測FPGA電路中的工作觸發器，觸 發器222、 223、 224根據是在時鐘信號13的上升沿輸出冗余結果，還是下降 沿輸出冗余結果，來決定是上升沿觸發還是下降沿觸發。其對于組合電路輸出220需要經過觸發器221在被測電路工作時鐘220 (與原系統時鐘是二倍頻的關系)的上升沿進行寄存。如果220是在原始時鐘 信號13的上升沿輸出冗余輸入的結果，那么220經過觸發器222在原始時鐘 信號13的上升沿寄存輸出冗余結果225。同時，經過觸發器221寄存的結果 再經過觸發器223和觸發器224在時鐘信號13的上升沿寄存，就可以和觸發 器222在同一時間輸出正常結果226。正常結果226與冗余結果225通過異或 比較邏輯，就可以知道同一對冗余信號的輸出是否相同。如果信號23輸出為 '0'表示結果相同，如果信號23輸出為<1'表示結果不同，有故障發生。如果輸出220在原始時鐘信號13的下降沿輸出冗余結果，那么只需要把 觸發器222、 223、 224改為下降沿觸發即可。故障探針同樣可以檢測觸發器故障和自身的大部分故障。因為當觸發器 221發生故障時，只會影響正常輸出226的結果，從而導致其與冗余結果225 不同，使輸出23變為。同時，因為故障探針大部分都由觸發器組成，只 要其中不多于一個觸發器發生故障，都只會影響其中一路的輸出結果，從而可 以檢測到故障的發生。 一個故障探針的失效不會導致整個檢測系統的失效，因 為由于故障效應的傳播，其它故障探針同樣可以檢測到故障的發生。故障定位器24，用于對故障探針的輸出結果進行編碼，把故障定位到一 個較小的局部區域。故障定位器通過對故障探針的輸出結果進行編碼，在減少故障報告所需引 腳數目的基礎上，可以把故障定位到一個較小的局部區域，從而可以結合被測FPGA電路動態重配置，減少故障恢復所需的時間。因為可以在被測電路中插入任意多個故障探針，所以故障探針的輸出可能 會很多，從而占用過多的引腳資源。但事實上并不需要知道每一個故障探針的 輸出結果，因為FPGA電路的故障恢復(重配置)是針對某個局部進行的，而 不能針對一個故障點進行恢復，所以只需要知道某個局部有無故障發生即可。這樣，通過故障定位邏輯24的輸出25指示FPGA中哪個部分發生了故障， 需要進行恢復。這樣，故障定位器還用于壓縮故障探針輸出23的故障信號。因為被測電 路中的故障探針個數可能會很多，如果不進行壓縮，會大大增加電路輸出引腳 的個數，占用過多資源。同時，由于FPGA的軟故障恢復策略是針對某個局部 進行的，如局部動態重配置，而不能針對某個故障點。所以故障輸出只需要指 示電路中某個器件發生了故障即可。實現這樣的信號壓縮有很多的方法，如線性反饋移位寄存器、異或門網絡 等。作為一種可實施的方式，如圖5所示，所述故障定位器的信號壓縮電路的 實現，其把同一個器件內的故障探針輸出23進行一個或邏輯輸出，也就是用 一位來表示一個器件是否發生故障，只要這個器件中的任意一個故障探針輸出 為，那么這個器件的故障輸出250就為'1，。較佳地，對于被測電路有反饋回路，在圖2所示的電路裝置下，兩個相鄰 的正常輸出或冗余輸出之間相差一個工作時鐘周期，本發明的FPGA內部故障 檢測裝置，需要對該反饋回路做出修改，其示意如圖6A和圖6B所示，其中， 圖6A為原始反饋回路，圖6B為修改后的反饋回路，其在反饋回路上增加串 聯一觸發器，這樣，把反饋輸入進行一個工作時鐘的延遲，就可以使得其他輸 入與反饋輸入對齊。本發明FPGA電路故障檢測裝置，具有以下特點(1)獨立性。輸入輸 出編解碼器可以在靈活性差，但可靠性高的器件(如反熔絲FPGA)中實現，減少其對外界環境的敏感。而故障探針則可以完全不影響被測電路的內部結構 和正常工作。(2)靈活性。故障檢測電路可以根據故障覆蓋率或特定故障檢測的需求來決定故障探針的多少和位置。(3)實現簡單，通用性強。實現與 FPGA內部結構沒有任何關系，基本不改變被測電路的內部結構使得實現起來 更加的簡單。(4)故障檢測延遲小。可以在幾個系統時鐘周期內檢測出故障。 (5)系統開銷小。面積開銷只和被測電路輸入輸出引腳，以及內部檢測點的 多少有關，而與電路規模沒有直接的關系。功耗開銷可以通過雙邊沿觸發器等 技術來進行優化。通過以上結合附圖對本發明具體實施例的描述，本發明的其它方面及特征 對本領域的技術人員而言是顯而易見的。以上對本發明的具體實施例進行了描述和說明，這些實施例應被認為其只 是示例性的，并不用于對本發明進行限制，本發明應根據所附的權利要求進行 解釋。
權利要求
1、一種FPGA電路故障檢測裝置，其特征在于，包括輸入信號編碼器，輸出信號解碼器和至少一故障探針，其中所述輸入信號編碼器，用于對輸入信號進行時間冗余編碼；輸出信號解碼器，用于使被測FPGA電路輸出正確結果；故障探針，用于對被測FPGA電路的任意一點的輸出進行時間冗余解碼，比較在不同時間節點上同一輸入的輸出結果，判斷被測FPGA電路故障。
2、 根據權利要求1所述的FPGA電路故障檢測裝置，其特征在于，還包 括故障定位器，用于對故障探針的輸出結果進行編碼，把故障定位到一個較小 的局部區域。
3、 根據權利要求2所述的FPGA電路故障檢測裝置，其特征在于，所述 進行故障檢測的故障探針和進行故障定位的故障定位器包括在被測FPGA電 路中。
4、 根據權利要求3所述的FPGA電路故障檢測裝置，其特征在于，所述 輸入信號編碼器的輸入信號是被測FPGA電路的原始輸入，以及時鐘信號；輸 出信號是被測FPGA電路的輸入信號；輸出信號解碼器的輸入是被測FPGA電路的冗余輸出信號，以及時鐘信 號；輸出信號解碼器的輸出是正常的輸出信號。
5、 '根據權利要求4所述的FPGA電路故障檢測裝置，其特征在于，所述 輸入信號編碼器的輸出信號包括經過編碼的原始輸入信號，原始時鐘信號和經 過倍頻的時鐘信號。
6、 根據權利要求1至5任一項所述的FPGA電路故障檢測裝置，其特征 在于，所述輸入信號編碼器包括一組觸發器， 一組相等比較器， 一組二選一多 路選擇器。
7、 根據權利要求6所述FPGA電路故障檢測裝置，其特征在于，所述輸 出信號解碼器為一組觸發器。
8、 根據權利要求1至5任一項所述的FPGA電路故障檢測裝置，其特征 在于，所述故障探針是一個l位輸入l位輸出的黑盒。
9、 根據權利要求8所述的FPGA電路故障檢測裝置，其特征在于，所述故障探針包括多個觸發器，其中一觸發器為被測FPGA電路中的工作觸發器； 其他觸發器根據是在時鐘信號的上升沿輸出冗余結果，還是下降沿輸出冗余結 果，來決定是上升沿觸發還是下降沿觸發。
10、 根據權利要求2所述的FPGA電路故障檢測裝置，其特征在于，所述 故障定位器還用于壓縮故障探針輸出的故障信號；所述故障定位器的信號壓縮電路，是把同一個器件內的故障探針輸出進行 一個或邏輯輸出，也就是用一位來表示一個器件是否發生故障。
11、 根據權利要求1至5任一項所述的FPGA電路故障檢測裝置，其特征 在于，所述被測FPGA電路由多個小的電路器件組成，這些電路器件工作在經 過倍頻的時鐘頻率下，在這些電路器件內部和之間的任意一個節點都可以加入 故障探針進行故障探測。
12、 根據權利要求11所述的FPGA電路故障檢測裝置，其特征在于，如 果所述被測FPGA電路有反饋回路，則在反饋回路上增加串聯一觸發器，把反 饋輸入進行一個工作時鐘的延遲。
全文摘要
本發明公開了一種FPGA電路故障檢測裝置，其包括輸入信號編碼器，輸出信號解碼器，至少一故障探針，以及故障定位器。其中所述輸入信號編碼器，用于對輸入信號進行時間冗余編碼；輸出信號解碼器，用于使被測FPGA電路輸出正確結果；故障探針，用于對被測FPGA電路的任意一點的輸出進行時間冗余解碼，比較在不同時間節點上同一輸入的輸出結果，判斷被測FPGA電路故障。所述的FPGA電路故障檢測裝置，還包括故障定位器，用于對故障探針的輸出結果進行編碼，把故障定位到一個較小的局部區域。其不僅可以快速的檢測出故障，而且系統開銷小，實現簡單。
文檔編號G06F11/10GK101276298SQ20081010319
公開日2008年10月1日 申請日期2008年4月1日 優先權日2008年4月1日
發明者鵬 買, 章立生, 謝應科, 鄧珊珊 申請人:中國科學院計算技術研究所