專利名稱：：一種用于序列周邊接口的方法與系統的制作方法
技術領域：
：本發明涉及集成電路及其操作
技術領域：
，特別是提供一種關于包含存儲元件的集成電路中用于序列周邊接口協議的方法與系統。其中一例為，本發明可以被應用于序列存儲元件中以達成快速數據傳送速率以及致能同時的讀取寫入操作。然而必須理解的是本發明具有較為寬廣的應用范圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器。
背景技術：
：閃存已廣泛地使用于許多電子方面的應用中。這些存儲元件通常包含許多的輸入輸出接腳以放置存取此存儲單元所需的數據及地址。為了響應增加的空間及布線需求，序列閃存于是被開發以提供較少的接腳數目，通常僅需要一個或兩個數據接腳。此序列閃存可以提供給具有有限空間、接腳連接及消耗功率的系統儲存之用。序列閃存可以被用作程序代碼下載之用，以及儲存影像、聲音、文字及數據等用途。然而，傳統的序列閃存具有許多限制。舉例而言，一個傳統的序列周邊接口快閃存儲元件通過串序或序列的方式傳送數據或地址位，如此限制了存儲元件的速度。因此，如同上述需要能夠提供一種改良的半導體存儲元件的設計技術。
發明內容本發明系有關于集成電路存儲元件及其操作方法，本發明的主要目的在于提供包含存儲元件的集成電路中用于序列周邊接口協議的方法與系統。其中一例為，本發明可以被應用于序列閃存元件以改善數據傳送速率以及致能同時的讀取寫入操作。然而必須理解的是本發明具有較為寬廣的應用范圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器。根據本發明一實施例，提供一種包含一存儲元件的集成電路的雙重輸入輸出數據讀取方法。在一特定的實施例中，此集成電路包含一快閃存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。在一實施例中，此集成電路包含一序列周邊接口接腳安排組態及一組態緩存器。在一實施例中，此組態緩存器包括一等待周期計數。序列周邊接口接腳安排組態通常包含第一接腳是芯片選擇(CS司、第二接腳是數據輸出(SO/SI01)、第三接腳是寫入保護(WP)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/S100)、第六接腳是序列頻率(SCLK)、第七接腳是保留(HOLD)，以及第八接腳是供應電壓(VCC)。此方法包含施加一芯片選擇信號至第一接腳及使用第五接腳傳送一雙重輸入輸出讀取指令至該存儲元件。此方法也包含同時使用第二接腳及第五接腳傳送一讀取地址至該存儲元件。此讀取地址與該存儲元件內的一位置相關，且包含至少一第一地址位及一第二地址位。該第一地址位使用該第五接腳傳送而該第二地址位使用該第二接腳傳送。在一特定的實施例中，此方法包含使用一相同的頻率邊緣來傳送該第一地址位和第二地址位。此方法也包含存取與該讀取地址相關的數據及等待一預定數目的頻率周期。在一實施例中，此預定數目的頻率周期與等待周期計數相關。此方法包含同時使用該第五接腳和該第二接腳自該存儲元件傳送該數據。此數據與讀取地址相關，且包含至少一第一數據位及一第二數據位。該第一數據位使用該第五接腳傳送而該第二數據位使用該第二接腳傳送。根據本發明的實施例，同時傳送讀取地址可以降低地址傳送頻率周期達一半。在一實施例中，此方法也包含使用一頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動數據傳送。在另一實施例中，此方法也包含使用一頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動地址傳送。而在又一實施例中，此方法也包含使用一第一頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動地址傳送；且使用一第二頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動數據傳送。根據本發明一實施例，提供一種包含一存儲元件的集成電路的四重輸入輸出數據讀取方法。在一特定的實施例中，此集成電路包含一快閃存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。在一實施例中，此集成電路包含一序列周邊接口接腳安排組態及一組態緩存器。此組態緩存器包括一等待周期計數。此序列周邊接口接腳安排組態通常包含第一接腳是芯片選擇(CS弁)、第二接腳是數據輸出(SO/SI01)、第三接腳是寫入保護(WP/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/S100)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD/SI03)，以及第八接腳是供應電壓(VCC)。此方法包含施加一芯片選擇信號至第一接腳及使用第五接腳傳送一四重輸入輸出讀取指令至該存儲元件。此方法也包含同時使用第五接腳、第二接腳、第三接腳及第七接腳傳送一讀取地址至該存儲元件。此讀取地址與該存儲元件內的一位置相關，且包含至少一第一地址位、一第二地址位、一第三地址位及一第四地址位。該第一地址位使用該第五接腳傳送、該第二地址位使用該第二接腳傳送、該第三地址位使用該第三接腳傳送及該第四地址位使用該第七接腳傳送。在一實施例中，此同時傳送讀取地址進一步包含使用一相同的頻率邊緣來傳送該第一地址位、第二地址位、第三地址位及第四地址位。在一特定的實施例中，同時傳送讀取地址可以降低地址傳送頻率周期達四分之三。此方法也包含存取與該讀取地址相關的數據及等待一預定數目的頻率周期，此預定數目的頻率周期與等待周期計數相關，及同時使用第五接腳、第二接腳、第三接腳及第七接腳自該存儲元件傳送該數據位。在一特定的實施例中，此方法也包含使用一頻率信號的一下降邊緣來自第六接腳啟動地址傳送。在另一實施例中，此方法也包含使用一第一頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動地址傳送。而在另一實施例中，此方法也包含使用一第一頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動地址傳送；且使用一第二頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動數據傳送。根據本發明的一替代實施例，提供一種包含一存儲元件的集成電路的雙重輸入輸出頁面讀取方法。在一特定的實施例中，此集成電路包含一快閃存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。在一實施例中，此集成電路包含一序列周邊接口接腳安排組態及一組態緩存器。此組態緩存器包括一等待周期計數。此序列周邊接口接腳安排組態通常包含第一接腳是芯片選擇(CS司、第二接腳是數據輸出(SO/S01)、第三接腳是寫入保護(WP/SI0)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI1)、第六接腳是序列頻率(SCLK)、第七接腳是保留(HOLD/S00)，以及第八接腳是供應電壓(VCC)。此方法包含施加一芯片選擇信號至第一接腳及使用第五接腳傳送一雙重輸入輸出頁面讀取指令至該存儲元件。此方法也包含同時使用第五接腳和第三接腳傳送一頁面讀取地址至該存儲元件。此頁面讀取地址包含一第一部份和一第二部份，該第一部分與該存儲器中的一頁數據相關，而該第二部分包含多個字節地址，每一字節地址與該頁面數據中的一對應字節相關。此方法也包含存取與該存儲元件中的頁面讀取地址相關的數據及等待一預定數目的頻率周期，此預定數目的頻率周期是由等待周期計數決定。此方法也包含在頁面模式自此存儲元件同時使用第二接腳及第七接腳傳送該數據。在一實施例中，在一個或多個頻率周期，第五接腳及第三接腳傳送地址進入此存儲元件，而在第二接腳及第七接腳自此存儲元件傳送出數據。在一特定的實施例中，在一個或多個頻率周期，此方法使用頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動地址及數據傳送。根據本發明的另一替代實施例，提供一種包含一存儲元件的集成電路的具有同時讀取/寫入的雙重輸入輸出方法。在一特定的實施例中，此集成電路包含一快閃存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。在一實施例中，此集成電路包含一序列周邊接口接腳安排組態及一組態緩存器。此組態緩存器包括一等待周期計數。此序列周邊接口接腳安排組態通常包含第一接腳是芯片選擇(CS^、第二接腳是數據輸出(SO/S01)、第三接腳是寫入保護(WP/SI0)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI1)、第六接腳是序列頻率(SCLK)、第七接腳是保留(HOLD/S00)，以及第八接腳是供應電壓(VCC)。此方法包含施加一芯片選擇信號至第一接腳及進行一讀取操作。此讀取操作包含下列步驟使用第五接腳輸入一讀取指令至存儲元件；同時使用第三接腳和第五接腳傳送一地址至存儲元件；存取存儲元件中與此地址相關的數據；同時使用第七接腳和第二接腳以爆發(或組播，或廣播)模式自此存儲元件中傳送數據，該數據的一長度是由此爆發讀取長度所決定。此方法也包含在使用第七接腳和第二接腳傳送此數據時同時執行一寫入操作。此寫入操作包含至少以下的步驟之一使用第五接腳傳送一寫入指令至存儲元件；同時使用第五接腳和第三接腳傳送一寫入地址至存儲元件；同時使用第五接腳和第三接腳傳送寫入數據至存儲元件；以及寫入數據至存儲元件中與此寫入地址相關的存儲位置。在一特定的實施例中，此方法也包含重復傳送與該存儲元件內的該位置相關的該讀取數據，假如該巻回指示器被設置的話。在一實施例中，此方法包含在自該存儲元件傳送該讀取數據之前，等待一預定數目的頻率周期，該預定數目的頻率周期與該等待周期計數相關。在一特定的實施例中，在一個或多個頻率周期中，此方法使用頻率信號的一上升邊緣或下降邊緣或兩者來自第六接腳啟動地址及數據傳送。根據本發明另一實施例，提供一種包含一存儲元件的集成電路的雙重輸入輸出數據讀取方法。在一特定的實施例中，此集成電路包含一存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。在一實施例中，此集成電路包含一頻率信號、多個接腳及一組態緩存器。此組態緩存器包括一等待周期計數，及其它參數。此方法包含同時使用第一接腳及第二接腳傳送一讀取地址至該存儲元件。此讀取地址與該存儲元件內的一位置相關，且包含至少一第一地址位及一第二地址位。在一實施例中，該第一地址位使用該'第一接腳傳送而該第二地址位使用該第二接腳傳送。在一特定的實施例中，此同時傳送讀取地址方法進一步包含使用一相同的頻率邊緣來傳送該第一地址位和第二地址位。此方法包含存取與該存儲元件中的該地址相關的數據及等待一預定數目的頻率周期。此預定數目的頻率周期與等待周期計數相關。此方法也包含同時使用該第一接腳和該第二接腳自該存儲元件傳送該數據。在一實施例中，此方法也包含使用一頻率信號的一上升邊緣或下降邊緣或兩者來啟動數據傳送。在一特定實施例中，此方法也包含使用一第一頻率信號的一上升邊緣或下降邊緣或兩者來啟動地址傳送。在某些實施例中，此方法包含使用一第一頻率信號的一上升邊緣或下降邊緣或兩者來啟動地址傳送；且使用一第二頻率信號的一上升邊緣或下降邊緣或兩者來啟動數據傳送。根據本發明又一實施例，提供一種包含一存儲元件的集成電路的四重輸入輸出數據讀取方法。在一特定的實施例中，此集成電路包含一存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。此集成電路包含一頻率信號、多個接腳及一組態緩存器。此組態緩存器包括一等待周期計數，及其它參數。此方法包含同時使用第一接腳、第二接腳、第三接腳及第四接腳傳送一讀取地址至該存儲元件。此讀取地址與該存儲元件內的一位置相關，且包含至少一第一地址位、一第二地址位、一第三地址位及一第四地址位。這些地址位是同時傳送的，例如，該第一地址位使用該第一接腳傳送、該第二地址位使用該第二接腳傳送、該第三地址位使用該第三接腳傳送及該第四地址位使用該第四接腳傳送。此方法包含存取與該讀取地址相關的數據及等待一預定數目的頻率周期，此預定數目的頻率周期與等待周期計數相關。此方法包含同時使用第一接腳、第二接腳、第三接腳及第四接腳自該存儲元件傳送該數據。在一實施例中，此同時傳送該讀取地址進一步包含使用一相同的頻率邊緣來傳送該第一地址位、第二地址位、第三地址位及第四地址位。在一特定的實施例中，此方法包含使用一頻率信號的上升邊緣或下降邊緣或兩者來啟動數據傳送。在一實施例中，此方法使用一頻率信號的上升邊緣或下降夢緣或兩者來啟動地址傳送。而在某些實施例中，此方法使用一第一頻率信號的一上升邊緣或下降邊緣或兩者來啟動地址傳送；且使用一第二頻率信號的一上升邊緣或下降邊緣或兩者來啟動數據位傳送。根據本發明的再一替代實施例，提供一種包含一存儲元件的集成電路的雙重輸入輸出頁面讀取方法。在一特定的實施例中，此集成電路包含一存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。在一實施例中，此集成電路包含一頻率信號及多個接腳。此方法包含同時使用第一接腳及第二接腳傳送一第一頁面讀取地址至該存儲元件。此第一頁面讀取地址與該存儲器中的一位置相關。此方法包含同時使用第三接腳及第四接腳自該存儲元件傳送數據。此數據與該存儲器中的第一頁面讀取地址相關。此方法包含同時使用第一接腳及第二接腳傳送一第二頁面讀取地址至該存儲元件，且繼續同時使用第三接腳及第四接腳自該存儲元件傳送與第一頁面讀取地址相關的數據。此方法包含同時使用第三接腳及第四接腳自該存儲元件傳送與第二頁面讀取地址相關的數據。在一特定的實施例中，此頁面讀取方法的第一頁面讀取地址包含一第一部份和一第二部份。該第一部分與該存儲器中的一頁數據相關，而該第二部分包含多個字節地址。每一字節地址與該頁面數據中的一對應字節相關。在一實施例中，此第一頁面讀取地址包含一第一地址位和一第二地址位，該第一地址位使用該第一接腳傳送、而該第二地址位使用該第二接腳傳送。在一特定的實施例中，此集成電路存儲元件包含一組態緩存器，其包括一等待周期計數，且此方法包含在自該存儲元件傳送數據之前，等待一預定數目的頻率周期，該預定數目的頻率周期與該等待周期計數相關。在一實施例中，此方法使用頻率信號的一上升邊緣或下降邊緣或兩者來啟動地址傳送。在一特定的實施例中，此方法使用頻率信號的一上升邊緣或下降邊緣或兩者來啟動數據傳送。在某些實施例中，此方法使用頻率信號的一上升邊緣或下降邊緣或兩者來啟動地址及數據傳送。根據本發明的另一替代實施例，提供一種包含一存儲元件的集成電路的具有同時讀取/寫入操作的雙重輸入輸出方法。在一特定的實施例中，此集成電路包含一存儲元件。在其它的實施例中，此方法可以適用于包含其它型態存儲元件的集成電路。在一實施例中，此集成電路包含一頻率信號、多個接腳及一組態緩存器。此組態緩存器包括一等待周期計數、一爆發讀取長度及一巻回指示器。此方法包含使用第一接腳輸入一讀取指令至存儲元件，且同時使用第一接腳和第二接腳傳送一讀取地址至存儲元件。此讀取地址與該存儲器中的一位置相關，且至少包含一第一地址位和一第二地址位。該第一地址位使用該第一接腳傳送、而該第二地址位使用該第二接腳傳送。此方法包含存取存儲元件中與此讀取地址相關的數據。此方法包含同時使用第三接腳和第四接腳以爆發模式自此存儲元件中傳送讀取數據，該讀取數據的一長度是由此組態緩存器中的爆發讀取長度字段所決定。此方法包含使用第一接腳和第二接腳執行一寫入作業于存儲元件中，且繼續使用第三接腳和第四接腳以爆發模式傳送讀取數據。此寫入操作包含至少以下的步驟之一使用第一接腳輸入一寫入指令至存儲元件；同時使用第一接腳和第二接腳傳送一寫入地址至存儲元件；同時使用第一接腳和第二接腳傳送寫入數據至存儲元件；以及寫入數據至存儲元件中與此寫入地址相關的存儲位置。在一特定的同時讀取/寫入操作方法實施例中，此方法包含重復傳送與該存儲元件內的該位置相關的該讀取數據，假如該巻回指示器被設置的話。在一實施例中，此方法包含在自該存儲元件傳送該讀取數據之前，等待一預定數目的頻率周期。舉例而言，該預定數目的頻率周期與該等待周期計數相關。在一特定的實施例中，在一個或多個頻率周期，此方法使用一頻率信號的一上升邊緣或下降邊緣或兩者來啟動地址及數據傳送。相較于傳統的方式，通過本發明可以達成許多好處。舉例而言，在一實施例中，本發明可以被應用于傳統的序列外圍接口接腳安排而提供一簡易的使用方法。在某些實施例中，可以提升數據及地址的傳送速率。而在某些實施例中，則可以提供高速及隨機的讀取操作，舉例而言，此頁面讀取方法可以存取一頁中個別的字節。在某些實施例中，本發明提供致能同時的讀取和編程或是擦除操作。取決于實施例，1本發明的一個或多個特征可以被達成。這些及其它特征將會在本發明說明書中被具體的描述，特別是在以下的敘述中。本發明的其它特征、目的及優點等將可透過所附圖式、發明詳細說明及權利要求書獲得充分了解。圖1A為根據本發明實施例的一具有序列周邊接口(SPI)輸入輸出端集成電路的簡易接腳安排組態示意圖。圖IB為根據本發明一實施例的讀取模式命令集的簡易示意圖。圖2為根據本發明實施例的一具有存儲元件的集成電路的簡易方塊示意圖。圖3為根據本發明實施例的雙重輸入輸出讀取方法的簡易流程圖。圖4為根據本發明一實施例的快速雙重輸入輸出SARSDR讀取方法的簡易時序圖。圖5為根據本發明一實施例的快速雙重輸入輸出SARDDR讀取方法的簡易時序圖。圖6為根據本發明一實施例的快速雙重輸入輸出DARSDR讀取方法的簡易時序圖。圖7為根據本發明一實施例的快速雙重輸入輸出DARDDR讀取方法的簡易時序圖。圖8為根據本發明實施例的四重輸入輸出讀取方法的簡易流程圖。圖9為根據本發明一實施例的快速四重輸入輸出SARSDR讀取方法的簡易時序圖。圖10為根據本發明一實施例的快速四重輸入輸出SARDDR讀取方法的簡易時序圖。圖11為根據本發明一實施例的快速四重輸入輸出DARSDR讀取方法的簡易時序圖。圖12為根據本發明一實施例的快速四重輸入輸出DARDDR讀取方法的簡易時序圖。圖13為根據本發明實施例的雙重輸入輸出頁面讀取方法的簡易流程圖。圖14A和圖14B為根據本發明一實施例的快速雙重輸入輸出SARSDR頁面讀取方法的簡易時序圖。圖15A和圖15B為根據本發明一實施例的快速雙重輸入輸出DARDDR頁面讀取方法的簡易時序圖。圖16A為根據本發明一實施例的組態緩存器寫入方法的簡易時序圖。圖16B為根據本發明一實施例的組態緩存器位分配的簡易示意圖。圖17為根據本發明實施例的具有同時讀取/寫入(SRW)的雙重輸入輸出爆發讀取方法的簡易流程圖。圖18A、圖18B、圖18C和圖18D為根據本發明一實施例的具有同時讀取/寫入(SRW)的雙重輸入輸出爆發讀取方法的簡易時序圖。圖19A為根據本發明實施例的一具有序列周邊接口輸入輸出端口的集成電路的接腳安排示意圖。圖19B為根據本發明實施例的一具有序列周邊接口輸入輸出端口的集成電路的接腳安排表列。主要元件符號說明221地址產生器222數據緩存器223靜態隨機存取存儲器緩沖器224模式邏輯225頻率產生器226狀態機構227高壓產生器230存儲陣列231X譯碼器232頁面緩沖器233Y譯碼器234感應放大器236輸出緩沖器310提供集成電路存儲元件320同時使用第一接腳和第二接腳傳送地址至存儲元件330存取存儲元件中與此地址相關的數據340等待一預定頻率周期350同時使用第一接腳和第二接腳自存儲元件傳送數據810提供集成電路存儲元件820同時使用第一接腳、第二接腳、第三接腳和第四接腳傳送地址至存儲元件830存取存儲元件中與此地址相關的數據840等待一預定頻率周期850同時使用第一接腳、第二接腳、第三接腳和第四接腳自存儲元件傳送數據1310提供集成電路存儲元件1320同時使用第一接腳和第二接腳傳送第一頁面讀取地址至存儲元件1330同時使用第三接腳和第四接腳自存儲元件傳送第一頁面數據1340同時使用第一接腳和第二接腳傳送第二頁面讀取地址至存儲元件，且繼續同時使用第三接腳和第四接腳自存儲元件傳送第一頁面數據1350同時使用第三接腳和第四接腳自存儲元件傳送與第二頁面讀取地址相關的數據1710提供集成電路存儲元件1720輸入一讀取命令至存儲元件1730同時使用第一接腳和第二接腳傳送一讀取地址至存儲元件1740存取與此讀取地址相關的讀取數據1750同時使用第三接腳和第四接腳自存儲元件傳送讀取數據1760同時使用第一接腳和第二接腳于此存儲元件中執行一寫入操作，且繼續使用第三接腳和第四接腳傳送此讀取數據具體實施方式本發明是有關于集成電路及其操作，特別是關于包含存儲元件的集成電路中用于序列周邊接口協議的方法與系統。其中一例為，本發明可以被應用于序列閃存元件以改善數據傳送速率以及致能同時的讀取寫入操作。然而必須理解的是本發明具有較為寬廣的應用范圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器。取決于實施例，本發明包含許多可以被使用的不同的特征。這些特征包含下列參高表現序列周邊接口，其具有較高的數據傳送速率；參使用傳統的序列周邊接口接腳安排可以進行隨機地讀取操作；參使用傳統的序列周邊接口接腳安排可以同時進行讀取/寫入操作；參使用傳統的序列周邊界面接腳安排可以同時進行地址輸入及數據輸出操作和隨機讀取操作，以達到較高的數據傳送率；參可組態的等待周期可以提供給不同的應用；參多種讀取方法可被定義以達到高表現讀取；舉例而言，此隨機讀取可以為單一位隨機讀取、頁面模式隨機讀取或是爆發模式隨機讀取操作；以及.參這些高表現的方法可以適用在低接腳數目的閃存、動態隨機存取存儲器、靜態隨機存取存儲器或是其它非易失存儲器的應用。如同以上所描述的，上述的特征可以應用在一個或多個的實施例中。這些特征僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。圖1A為根據本發明實施例的一具有序列周邊接口(SPI)輸入輸出端集成電路的簡易接腳安排組態示意圖。這些圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，根據本發明的一實施例，此集成電路元件包含以下的信號第一接腳是芯片選擇(CS弁)、第二接腳是數據輸出(SO)、第三接腳是寫入保護(WP)、第四接腳是接地(GND)、第五接腳是數據輸入(DI)、第六接腳是序列頻率(SCLK)、第七接腳是保留(HOLD)，以及第八接腳是供應電壓(VCC)。在某些實施例中，第二接腳被安排為SO/SI01、第三接腳被安排為WP/SI02、第五接腳被安排為SI/SIO0,而第七接腳被安排為HOLD/SI03。在另一些實施例中，第二接腳被安排為SO/S01、第三接腳被安排為WP/SI0、第五接腳被安排為SI/SI1，而第七接腳被安排為HOLD/SO0。在以下的描述中，這些輸入輸出接腳根據不同的實施例的多種方法中被用來傳遞地址和數據。圖1B為根據本發明一實施例的讀取模式命令集的簡易示意圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，根據本發明的一實施例，此讀取模式命令集于以下表1中所示包含以下的命令<table>tableseeoriginaldocumentpage19</column></row><table>必須理解的是SRW在此處是用來代表同時讀取和寫入。當然，也可以包含其它各種的變異、修改與結合。多種的特征將會在以下被討論。圖2為根據本發明實施例的一具有存儲元件的集成電路的簡易方塊示意圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，集成電路元件200包括許多輸入區塊耦接至其各自的輸入輸出接腳。在一特定的實施例中，此集成電路元件包含符合序列周邊接口接腳安排的輸入輸出接腳。舉例而言，元件200可以包括與下列輸入/輸出電路區塊耦接的輸入輸出接腳SI/SIO0接腳耦接至SI/SIO0區塊211;SO/SIOl接腳耦接至SO/SI01區塊212;WP/ACC接腳耦接至WP/ACC區塊213;HOLD接腳耦接至HOLD區塊214;CS弁接腳耦接至CS弁區塊215;SCLK接腳耦接至SCLK區塊216。如圖2所示，元件200也可以包括與此存儲陣列230相關的下列電路區塊存儲陣列230，X譯碼器231，頁面緩沖器232，Y譯碼器233，感應放大器234，以及輸出緩沖器236。元件200也可以包括下列控制與支持電路區塊地址產生器221，數據緩存器222，靜態隨機存取存儲器緩沖器223，、模式邏輯224，"頻率產生器225，狀態機構226，以及高電壓產生器227。僅是作為例示之用，根據本發明一特定實施例來討論元件200的某些操作。在終端216的系統頻率信號SCLK與頻率產生器225耦接，其又會與模式邏輯224耦接。模式邏輯224在操作上會耦接以接收在CS弁輸入終端215的芯片選擇信號。命令或是指令可以經由輸入SI/SIO0區塊211來輸入，且然后傳遞到數據緩存器222和模式邏輯224。模式邏輯224與狀態機構226搭配使用來譯碼并執行此命令，例如讀取、擦除或是編程操作。在一實施例中，模式邏輯224也自WP/ACC區塊213接收一信號以執行一寫入保護功能，且自HOLD區塊214接收一信號以阻止一頻率信號進入狀態機構226。根據一特定實施例，數據可以經由SI/SIO0區塊211、SO/SI01區塊212、WP/ACC區塊213及HOLD接腳耦接至HOLD區塊214輸入，其系與數據緩存器222耦接。數據緩存器222與靜態隨機存取存儲器緩沖器223耦接以暫時儲存。數據可以經由SI/SIO0區塊211、SO/SI01區塊212、WP/ACC區塊213及HOLD接腳耦接至HOLD區塊214輸出，其系與輸出緩沖器236耦接。一個地址對應于存儲陣列230中的一位置可以自數據緩存器222提供至地址產生器221。此地址然后由X譯碼器231和Y譯碼器233進行譯碼。頁面緩沖器232耦接至存儲陣列230以提供存儲操作的暫時儲存。在一讀取操作中，此數據自存儲陣列230經由感應放大器234傳送至輸出緩沖器236。而在一寫入操作中，此數據自數據緩存器222經由頁面緩沖器232后傳送至存儲陣列230。對于高電壓操作，例如一寫入操作，高電壓產生器227被啟動。雖然，上述的描述中集成電路元件是使用一特定群組的零件構成，但是當然也可以有其它各種的變異、修改與結合。舉例而言，某些零件可以被擴充或是結合。也可以加入其它的零件。根據實施例的不同，零件的安排也可以被交換或是取代。這些零件進一步的細節可以參閱說明書，及進一步明確的是參考以下的描述。圖3為根據本發明實施例的雙重輸入輸出讀取方法的簡易流程圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，此雙重輸入輸出讀取方法可以簡單的歸納如下1、(步驟310)提供集成電路存儲元件；2、(步驟320)同時使用第一接腳和第二接腳傳送地址至存儲元件;3、(步驟330)存取存儲元件中與此地址相關的數據；4、(步驟340)等待一預定頻率周期；以及5、(步驟350)同時使用第一接腳和第二接腳自存儲元件傳送數據。上述流程系列提供了一種根據本發明實施例的雙重輸入輸出讀取方法。如圖所示，此方法是使用包含同時使用兩個接腳來傳送地址信息，及同時使用兩個接腳來傳送數據的程序組合。其它的替代方法也可以被提供，其中加入其它的程序、刪除一個或多個步驟、或是提供一個流程中一個或多個順序被改變，而不會偏離本發明所要求保護范圍之精神。本方法進一步的細節可以參閱說明書，及進一步明確的是參考以下的圖4到圖7。圖4為根據本發明一實施例的快速雙重輸入輸出SARSDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖4包含根據本發明一特定實施例的快速雙重輸入輸出SARSDR讀取方法的簡易時序圖，其適用于此集成電路的單一地址速率和單一數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS弁)信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址AO、、、A23，同時使用SI/SIO0和SO/SIOl接腳來傳送。在一實施例中，一定數目的可組態等待周期被提供。此可組態等待周期通過組態緩存器來指定且可以根據應用來選取。在圖4中所示，此可組態等待周期是頻率周期20到27。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位，-如D0、、、D7，會同時使用SI/SIO0和SO/SIOl接腳在頻率信號SCLK的下降邊緣來傳送。舉例而言，數據位D6使用SI/SIO0接腳傳送而數據位D7同時間使用SO/SIOl接腳傳送。在一特定實施例中，WP和HOLD接腳被保持在l(如同圖4中所示)。當然也可以有其它各種的變異、修改與結合。舉例而言，地址和數據位可以在頻率信號的上升或是下降邊緣來傳送。可以通過圖4中所示的實施例獲得許多的好處。舉例而言，地址以及數據的傳送速率可以被加倍。請參閱圖4，在芯片選擇(CS弁)信號被發出之后，24位地址同時使用SI/SIO0和SO/SI01接腳在頻率周期8到19來傳送至存儲元件中。在此特定實施例中，使用了12個頻率周期來傳送24位的地址信息。一定數目的可組態等待周期被跳過，其可允許存儲器來進行此命令以及準備接收輸入數據。數據然后同時使用SI/SIO0和SO/SI01接腳來傳送進入存儲器中。相反地，傳統的序列周邊接口接腳無法使用多重位來同時傳送地址與數據，且需要24個頻率周期來傳送24位的地址。在一實施例中，一定數目的可組態等待周期被提供于傳送地址信息之后。舉例而言，在圖4中所示，此可組態等待周期是頻率周期20到27。在一特定的實施例中，此可組態等待周期通過組態緩存器來指定。舉例而言，在圖16A和圖16B中所示，組態緩存器的第4到7位被用來設定可組態等待周期的頻率周期數目。在圖16B中所示的特定的實施例中，自頻率周期1到8的冗余周期被提供。根據實施例的不同，組態緩存器的第4到7位可以用來設定16種不同的可組態等待周期的頻率周期數目或是冗余周期。當然熟知此技藝人士也可以輕易思及其它各種的變異、修改與結合。圖5為根據本發明一實施例的快速雙重輸入輸出SARDDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖5包含根據本發明一特定實施例的快速雙重輸入輸出SARDDR讀取方法的簡易時序圖，其適用于此集成電路的單一地址速率和倍速數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS^信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址A0、、、A23，同時使用SI/SIO0和SO/SIOl接腳來傳送。在一實施例中，一定數目的可組態等待周期被提供。此可組態等待周期通過組態緩存器來指定且可以根據應用來選取。在圖5中所示，此可組態等待周期是頻率周期20到27。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位會同時使用SI/SIO0和SO/SI01接腳在頻率信號SCLK的下降及上升邊緣來傳送。舉例而言，在頻率脈沖27的下降邊緣，數據位D6使用SI/SIO0接腳傳送而數據位D7同時間使用SO/SIOl接腳傳送。在頻率脈沖28的上升邊緣，數據位D4使用SI/SIO0接腳傳送而數據位D5同時間使用SO/SIOl接腳傳送。在頻率脈沖28的下降邊緣，數據位D2使用SI/SIO0接腳傳送而數據位D3同時間使用SO/SIOl接腳傳送。當然也可以有其它各種的變異、修改與結合。圖6為根據本發明一實施例的快速雙重輸入輸出DARSDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖6包含根據本發明一特定實施例的快速雙重輸入輸出DARSDR讀取方法的簡易時序圖，其適用于此集成電路的倍速地址速率和單一數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS^信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址A0、、、A23，同時使用SI/SIO0和SO/SIOl接腳來傳送，使用頻率信號SCLK的下降及上升邊緣來傳送。此倍速地址操作允許地址信息以較快的速度傳送。舉例而言，假如使用圖6中的實施例在頻率信號SCLK的下降及上升邊緣同時傳送的話，僅需使用了6個頻率周期就可以傳送24位的地址信息，假如僅在頻率信號SCLK的下降或是上升邊緣傳送的話，則需要使用24個頻率周期才可以傳送24位的地址信息。因此，地址傳送所需要的頻率周期可以從24減到6，為75%的縮減。在一實施例中，一定數目的可組態等待周期被提供。此可組態等待周期通過組態緩存器來指定且可以根據應用來選取。在圖6中所示，此可組態等待周期是頻率周期14到27。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位，如D0、、、D7，會同時使用SI/SIO0和SO/SIOl接腳在頻率信號SCLK的下降邊緣來傳送。舉例而言，在頻率周期27的下降邊緣時，數據位D6使用SI/SIO0接腳傳送而數據位D7同時間使用SO/SI01接腳傳送。在一特定實施例中，WP和HOLD接腳被保持在1(如同圖6中所示)。當然也可以有其它各種的變異、修改與結合。圖7為根據本發明一實施例的快速雙重輸入輸出DARDDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖7包含根據本發明一特定實施例的快速雙重輸入輸出DARDDR讀取方法的簡易時序圖，其適用于一序列周邊接口存儲元件的倍速地址速率和倍速數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS^信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址A0、、、A23，同時使用SI/SIO0和SO/SI01接腳來傳送，使用頻率信號SCLK的下降及上升邊緣來傳送。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位會同時使用SI/SIO0禾BSO/SIOl接腳在頻率信號SCLK的下降及上升邊緣來傳送。舉例而言，在頻率脈沖27的下降邊緣，數據位D6使用SI/SIO0接腳傳送而數據位D7同時間使用SO/SIOl接腳傳送。在頻率脈沖28的上升邊緣，數據位D4使用SI/SIO0接腳傳送而數據位D5同時間使用SO/SIOl接腳傳送。在頻率脈沖28的下降邊緣，數據位D2使用SI/SIO0接腳傳送而數據位D3同時間使用SO/SIOl接腳傳送。在一實施例中，一定數目的可組態等待周期可以由一組態緩存器來指定且可以根據應用來選取。在圖7中所示，:'此可組態等待周期是頻率周期14到27。當然也可以有其它各種的變異、修改與結合。圖8為根據本發明實施例的四重輸入輸出讀取方法的簡易流程圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，此四重輸入輸出讀取方法可以簡單的歸納如下1.(步驟810)提供集成電路存儲元件；2.(步驟820)同時使用第一接腳、第二接腳、第三接腳和第四接腳傳送地址至存儲元件；3.(步驟830)存取存儲元件中與此地址相關的數據；4.(步驟840)等待一預定頻率周期；以及5.(步驟850)同時使用第一接腳、第二接腳、第三接腳和第四接腳自存儲元件傳送數據。上述流程系列提供了一種根據本發明實施例的四重輸入輸出讀取方法。如圖所示，此方法是使用包含同時使用四個接腳來傳送地址信息，及同時使用四個接腳來傳送數據的程序組合。其它的替代方法也可以被提供，其中加入其它的程序、刪除一個或多個步驟、或是提供一個流程中一個或多個順序被改變，而不會偏離本發明所要求保護的范圍之精神。本方法進一步的細節可以參閱說明書，及進一步明確的是參考以下的圖9到圖12。圖9為根據本發明一實施例的快速四重輸入輸出SARSDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖9包含根據本發明一特定實施例的快速四重輸入輸出SARSDR讀取方法的簡易時序圖，其適用于序列周邊接口存儲元件的單一地址速率和單一數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS,信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址A0、、、A23，同時使用SI/SI00、SO/SI01、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的上升邊緣來傳送。在一實施例中，在頻率脈沖8的上升邊緣，地址位A20在SI/SIO0接腳傳送，地址位A21在SO/SIOl接腳傳送，地址位A22在WP/SI02接腳傳送，且地址位A23在HOLD/SI03接腳傳送。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位同時使用SI/SIO0、SO/SI01、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的下降邊緣來傳送。舉例而言，在頻率脈沖21的下降邊緣，數據位D4在SI/SIO0接腳傳送，數據位D5在SO/SI01接腳傳送，數據位D6在WP/SI02接腳傳送，且數據位D7在HOLD/SI03接腳傳送。在一特定實施例中，使用了6個地址頻率周期來傳送24位的地址信息。類似地，一字節數據，例如D0D7，可以在2個數據頻率周期來傳送。在一實施例中，一定數目的可組態等待周期被提供。此可組態等待周期通過組態緩存器來指定且可以根據應用來選取。在圖9中所示，此可組態等待周期是頻率周期14到21。當然也可以有其它各種的變異、修改與結合。圖10為根據本發明一實施例的快速四重輸入輸出SARDDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖io包含根據本發明一特定實施例的快速四重輸入輸出SARDDR讀取方法的簡易時序圖，其適用于序列周邊接口存儲元件的單一地址速率和倍速數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS^)信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址A0、、、A23，同時使用SI/SI00、SO/SI01、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的上升邊緣來傳送。舉例而言，在頻率脈沖8的上升邊緣，地址位A20在SI/SIO0接腳傳送，地址位A21在SO/SI01接腳傳送，地址位A22在WP/SI02接腳傳送，且地址位A23在HOLD/SI03接腳傳送。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位同時使用SI/SIO0、SO/SI01、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的下降及上升邊緣來傳送。舉例而言，在頻率脈沖21的下降邊緣，數據位D4在SI/SIO0接腳傳送，數據位D5在SO/SIOl接腳傳送，數據位D6在WP/SI02接腳傳送，且數據位D7在HOLD/SI03接腳傳送。在頻率脈沖22的上升邊緣，數據位D0在SI/SIO0接腳傳送，數據位Dl在SO/SIOl接腳傳送，數據位D2在WP/SI02接腳傳送，且數據位D3在HOLD/SI03接腳傳送。在一特定實施例中，使用了6個地址頻率周期來傳送24位的地址信息，8位的數據字節，可以在1個數據頻率周期來傳送。在一實施例中，一定數目的可組態等待周期被提供。此可組態等待周期通過組態緩存器來指定且可以根據應用來選取。在圖10中所示，此可組態等待周期是頻率周期14到21。當然也可以有其它各種的變異、修改與結合。圖11為根據本發明一實施例的快速四重輸入輸出DARSDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖ll包含根據本發明一特定實施例的快速四重輸入輸出DARSDR讀取方法的簡易時序圖，其適用于序列周邊接口存儲元件的倍速地址速率和單一數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS^)信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址A0、、、A23,同時使用SI/SIO0、SO/SI01、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的下降及上升邊緣來傳送。舉例而言，在頻率脈沖8的上升邊緣，地址位A20在SI/SIO0接腳傳送，地址位A21在SO/SI01接腳傳送，地址位A22在WP/SI02接腳傳送，且地址位A23在HOLD/SI03接腳傳送。在頻率脈沖8的下降邊緣，地址位A16在SI/SIO0接腳傳送，地址位A17在SO/SIOl接腳傳送，地址位A18在WP/SI02接腳傳送，且地址位A19在HOLD/SI03接腳傳送。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位同時使用SI/SIO0、SO"IOl、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的下降邊緣來傳送。舉例而言，在頻率脈沖21的下降邊緣，數據位D4在SI/SIO0接腳傳送，數據位D5在SO/SI01接腳傳送，數據位D6在WP/SI02接腳傳送，且數據位D7在HOLD/SI03接腳傳送。在一特定實施例中，使用了3個地址頻率周期來傳送24位的地址信息，8位的數據字節，可以在2個數據頻率周期來傳送。因此，一個四重輸入輸出倍速傳遞可以降低所需的頻率周期達到8倍之多。在一實施例中，一定數目的可組態等待周期被提供。此可組態等待周期通過組態緩存器來指定且可以根據應用來選取。在圖11中所示，此可組態等待周期是頻率周期11到21。當然也可以有其它各種的變異、修改與結合。圖12為根據本發明一實施例的快速四重輸入輸出DARDDR讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖12包含根據本發明一特定實施例的快速四重輸入輸出DARDDR讀取方法的簡易時序圖，其適用于序列周邊接口存儲元件的倍速地址速率和倍速數據速率的讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS司信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳來傳送。在一特定的實施例中，一24位地址A0、、、A23，同時使用SI/SI00、SO/SI01、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的下降及上升邊緣來傳送。舉例而言，在頻率脈沖8的上升邊緣，地址位A20在SI/SIO0接腳傳送，地址位A21在SO/SI01接腳傳送，地址位A22在WP/SI02接腳傳送，且地址位A23在HOLD/SI03接腳傳送。在頻率脈沖8的下降邊緣，地址位A16在SI/SIO0接腳傳送，地址位A17在SO/SIOl接腳傳送，地址位A18在WP/SI02接腳傳送，且地址位A19在HOLD/SI03接腳傳送。在一實施例中，此存儲元件會取得與此地址相關的數據位。在一實施例中，數據位同時使用SI/SIO0、SO/SIOl、WP/SI02和HOLD/SI03接腳，在頻率信號SCLK的下降及上升邊緣來傳送。舉例而言，在頻率脈沖21的下降邊緣，數據位D4在SI/&O0接腳傳送，數據位D5在SO/SI01接腳傳送，數據位D6在WP/SI02接腳傳送，且數據位D7在HOLD/SI03接腳傳送。在頻率脈沖22的上升邊緣，數據位D0在SI/SIO0接腳傳送，數據位Dl在SO/SIOl接腳傳送，數據位D2在WP/SI02接腳傳送，且數據位D3在HOLD/SI03接腳傳送。在一特定實施例中，使用了3個地址頻率周期來傳送24位的地址信息，8位的數據字節，可以在1個數據頻率周期來傳送。在一實施例中，一定數目的可組態等待周期被提供。此可組態等待周期通過組態緩存器來指定且可以根據應用來選取。在圖12中所示，此可組態等待周期是頻率周期11到21。當然也可以有其它各種的變異、修改與結合。圖13為根據本發明實施例的雙重輸入輸出存儲器頁面讀取方法的簡易流程圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，此雙重輸入輸出存儲器頁面讀取方法可以簡單的歸納如下1.(步驟1310)提供集成電路存儲元件，此存儲元件包含一頻率信號及多個接腳；2.(步驟1320)同時使用第一接腳和第二接腳傳送第一頁面讀取地址至存儲元件；3.(步驟1330)同時使用第三接腳和第四接腳自存儲元件傳送(第一頁面)數據；4.(步驟1340)同時使用第一接腳和第二接腳傳送第二頁面讀取地址至存儲元件，且繼續同時使用第三接腳和第四接腳自存儲元件傳送第一頁面數據；以及5.(步驟1350)同時使用第三接腳和第四接腳自存儲元件傳送與第二頁面讀取地址相關的數據。上述流程系列提供了一種根據本發明實施例之存儲元件雙重輸入輸出頁面讀取方法。如圖所示，此方法是使用包含同時使用兩個接腳來傳送頁面地址信息，及同時使用兩個接腳來傳送頁面數據的程序組合。其它的替代方法也可以被提供，其中加入其它的程序、刪除一個或多個步驟、或是提供一個流程中一個或多個順序被改變，而不會偏離本發明所要求保護的范圍之精神。本方法進一步的細節可以參閱說明書，及進一步明確的是參考以下的圖14A、圖14B、圖15A和圖15B。圖14A和圖14B為根據本發明一實施例的快速雙重輸入輸出SARSDR頁面讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖14A和圖14B包含根據本發明一特定實施例的快速雙重輸入輸出頁面讀取方法的簡易時序圖，其適用于序列周邊接口存儲元件的單一地址速率和單一數據速率的頁面讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS⑩信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIOl接腳于頻率周期07來傳送。在一特定的實施例中，于一12頁面地址頻率周期819，頁面地址位A25A2同時使用SI/SI1和WP/SI0接腳來傳送。頻率周期2023是此被尋址頁面的Y地址周期，在其間，Y地址A0、B0、C0和DO同時使用SI/SI1和WP/SIO接腳來傳送。在一實施例中，每一Y地址A0、B0、C0禾BD0包含兩個地址位A0和Al。每一Y地址A0、B0、C0和D0指向此被尋址頁面中的一對應字節。這些Y地址允許隨機存取一頁面內的數據字節。在一特定實施例中，頻率周期20到27代表數據輸出的可組態等待周期。如圖所示，在頻率周期24到35時，第二尋址頁面的頁面地址(A25A2)同時使用SI/SI1和WP/SI0接腳來傳送。在圖14A所示的特定范例中，第一尋址頁面的數據輸出在頻率周期27時可取得。如圖所示，此A0輸出數據位D0D7同時使用HOLD/SO0和SO/S01接腳來傳送。舉例而言，D6和D7分別使用HOLD/SO0和SO/SOl接腳來傳送。類似地，此A0輸出數據位D4和D5分別使用HOLD/SO0和SO/S01接腳來傳送。如圖14B中所示，第一尋址頁面中B0、C0和DO的數據輸出位同時使用HOLD/SO0和SO/SOl接腳來傳送。在頻率周期36到39時，是第二尋址頁面的Y地址周期，Al、Bl、CI和Dl(每一包含兩個地址位AO和Al)同時使用SI/SIl和WP/SIO接腳來傳送。當此第二尋址頁面的地址位傳送完成之后，進行下一頁尋址頁面的地址位從頻率周期40開始傳送。如圖14B中所示，此第二尋址頁面的第一個可用數據位，AO輸出，在頻率周期43傳送。根據一特定實施例之雙重輸入輸出SARSDR頁面讀取方法，一尋址頁面的地址位和另一個尋址頁面的數據位同時傳送。地址位同時使用SI/SI1和WP/SIO接腳來傳送，而數據位同時使用HOLD/SO0和SO/SOl接腳來傳送。根據特定的應用，頻率信號的下降或上升邊緣可以用來啟動地址或數據傳送。當然也可以有其它各種的變異、修改與結合。圖15A和圖15B為根據本發明一實施例的快速雙重輸入輸出DARDDR頁面讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖15A和圖15B包含根據本發明一特定實施例的快速雙重輸入輸出頁面讀取方法的簡易時序圖，其適用于序列周邊接口存儲元件的倍速地址速率和倍速數據速率的頁面讀取操作。根據一特定實施例的雙重輸入輸出DARDDR頁面讀取方法，地址位和數據位在頻率信號SCLK的下降和上升邊緣兩者同時傳送，地址位使用SI/SI1和WP/SIO接腳來傳送，而數據位使用HOLD/SO0和SO/S01接腳來傳送。本實施例的操作方法類似于圖14A和圖14B所描述的快速雙重輸入輸出單一地址速率和單一數據速率的頁面讀取方法。在圖15A和圖15B所示的實施例中，地址位和數據位的傳送速度可以在同時使用頻率信號SCLK的下降和上升邊緣兩者傳送下變為兩倍。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。當然也可以有其它各種的變異、修改與結合。圖16A為根據本發明一實施例的組態緩存器寫入方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，芯片選擇(CS^)信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳于頻率周期07來傳送。在一特定的實施例中，在頻率周期815時，使用SI/SIO0接腳寫入7此組態緩存器的位70。在一特定的實施例中，將SO/SIOl接腳保持在一高阻抗狀態Hi-z。當然也可以有其它各種的變異、修改與結合。圖16B為根據本發明一實施例的組態緩存器位分配的簡易示意圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。一個特定的范例組態緩存器顯示于以下的表2中。如圖所示，根據本發明之一實施例的組態緩存器的位70被用來指示存儲元件所使用的參數。<table>tableseeoriginaldocumentpage33</column></row><table>表2在一特定的實施例中，位47被用來提供所使用的冗余周期，舉例而言，可組態等待周期包括在上述所討論的實施例中。在圖16B所示一特定的實施例中，冗余周期的范圍可由1到8個頻率周期了根據實施例的不同，組態緩存器的位47可以被用來指定16個不同頻率周期的等待周期或是冗余周期。在一實施例中，位03被用來提供在一爆發讀取操作中所使用的指定選項。舉例而言，位13被用來指示數據傳送的爆發長度，而位0被用來指示在爆發模式中的巻回選項。當然也可以有其它各種的變異、修改與結合。圖17為根據本發明實施例的具有同時讀取/寫入(SRW)的雙重輸入輸出存儲器爆發讀取方法的簡易流程圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，此具有同時讀取/寫入(SRW)的雙重輸入輸出爆發讀取方法可以簡單的歸納如下1、(步驟1710)提供集成電路存儲元件；2、(步驟1720)輸入一讀取命令至存儲元件；3、(步驟1730)同時使用第一接腳和第二接腳傳送一讀取地址至存儲元件；4、(步驟1740)存取與此讀取地址相關的讀取數據；5、(步驟1750)同時使用第三接腳和第四接腳自存儲元件傳送讀取數據；以及6、(步驟1760)同時使用第一接腳和第二接腳于此存儲元件中執行一寫入操作，且繼續使用第三接腳和第四接腳傳送此讀取數據。此寫入操作包含至少以下的步驟之一a、輸入一寫入命令至存儲元件；b、同時使用第一接腳和第二接腳傳送一寫入地址至存儲元件；c、同時使用第一接腳和第二接腳傳送寫入數據至存儲元件；d、寫入數據至與此寫入地址相關的于存儲元件中的存儲位置。上述流程系列提供了一種根據本發明實施例的具有同時讀取/寫入(SRW)的雙重輸入輸出爆發讀取方法。如圖所示，此方法是使用包含傳送爆發讀取數據時，使用不同接腳來進行寫入編程數據的程序組合。其它的替代方法也可以被提供，其中加入其它的程序、刪除一個或多個步驟、或是提供一個流程中一個或多個順序被改變，而不會偏離本發明所要求保護的范圍之精神。本方法進一步的細節可以參閱，明書，及進一步明確的是參考以下的圖18A圖18D。'圖18A、圖18B、圖18C和圖18D為根據本發明一實施例的具有同時讀取/寫入(SRW)的雙重輸入輸出爆發讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，圖18A、圖18B、圖18C和圖18D包含根據本發明一特定實施例的具有同時讀取/寫入(SRW)的雙重輸入輸出爆發讀取方法的簡易時序圖，其適用于序列周邊接口存儲元件的單一地址速率和單一數據速率的頁面讀取操作。在此特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。此范例中包含巻回選項被選取的四個字節爆發長度。此范例中也包含可組態等待周期。在一實施例中，可組態等待周期、爆發長度和巻回選項是由之前所討論過的表2中的組態緩存器所設定的。請參閱圖18A，芯片選擇(CS弁)信號被設置為低電平，及一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳于頻率周期07來傳送。在一特定的實施例中，于頻率周期820，地址位A0A25同時使用SI/SI1和WP/SI0接腳來傳送。在一特定的實施例中，頻率周期2127代表數據輸出的可組態等待周期。在圖18A所示的一范例中，第一筆數據輸出在頻率周期27的下降邊緣時可取得。如圖所示，此Y2輸出數據位D0D7同時使用HOLD/SO0和SO/S01接腳來傳送。舉例而言，D6和D7分別使用HOLD/SO0和SO/SOl接腳來傳送。類似地，此Y2輸出數據位D4和D5分別使用HOLD/SO0和SO/SOl接腳來傳送。如圖18B中所示，Y3、Y0和Yl等輸出的數據位使用HOLD/SO0和SO/SOl接腳來傳送。在一實施例中，一寫入操作可以在一讀取操作正在進行同時執行。請參閱圖18B,芯片選擇(CS^)信號在頻率周期脈沖43的下降邊緣被提高為高電平而在頻率周期脈沖44的下降邊緣被設置為低電平，在期間一8位指令，設計為XX(16進位)使用、被使用SI/SIO0接腳于頻率周期4552來傳送。圖18C和圖18D包含后續頻率周期的時序圖。在一特定的實施例中，在頻率周期53到65時，編程指令的地址位A0A25同時使用SI/SI1和WP/SI0接腳來傳送。自頻率周期65開始，此編程指令的數據位同時使用SI/SI1和WP/SIO接腳來傳送。當編程指令、地址和數據位使用SI/SI1和WP/SIO接腳來傳送時，此爆發模式讀取數據繼續使用HOLD/SO0和SO/SOl接腳來傳送。根據本發明一特定實施例的同時讀取/寫入(SRW)操作因此可以被執行。如圖18D所示，在頻率周期79，芯片選擇(CS弁)信號開始另一個8位指令，例如一讀取操作。在一實施例中，上述的同時讀取/寫入方法可以被用來進行同時讀取/寫入操作。舉例而言，此8位編程指令YY(16進位)可以由一擦除指令取代。此擦除指令使用可以和一讀取操作來同時進行。當然也可以有其它各種的變異、修改與結合。圖19A為根據本發明實施例的一具有序列周邊接口輸入輸出端口的集成電路的接腳安排示意圖。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。圖19A是與圖1A近似。如圖所示，根據本發明特定實施例的一序列存儲元件包含第一接腳是芯片選擇(CS#)、第二接腳是數據輸出(SO)、第三接腳是寫入保護(WP)、第四接腳是接地(GND)、第五接腳是數據輸入(DI)、第六接腳是序列頻率(SCLK)、第七接腳是保留(HOLD)，以及第八接腳是供應電壓(VCC)。在某些特定實施例中，第二接腳被安排為SO/SI01、第三接腳被安排為WP/SI02、第五接腳被安排為SI/SIO0,而第七接腳被安排為HOLD/SI03。在另一些實施例中，第二接腳被安排為SO/SOl、第三接腳被安排為WP/SI0、第五接腳被安排為SI/SIl,而第七接腳被安排為HOLD/SO0。圖19B為根據本發明實施例的一具有序列周邊接口輸入輸出端口的集成電路的接腳安排表列。此圖標僅是范例之用，并不是用來限制本發明所要求保護的范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，第二接腳、第三接腳、第五接腳和第七接腳根據其功能而選取了不同的命名，某些如同之前所描述過的。舉例而言，如同以下列表的摘述，分別將xl模式稱為單一輸入輸出操作，x2讀取模式稱為雙重輸入輸出操作，x4讀取模式稱為四重輸入輸出操作，及頁面/爆發讀取模式稱為頁面和爆發操作。i參Xl模式參第二接腳SO參第三接腳WP參第五接腳SI參第七接腳HOLD參x2讀取模式第二接腳SO/SI01參第三接腳WP參第五接腳SI/SI00參第七接腳HOLDx4讀取模式參第二接腳SO/SI01參第三接腳WP/SI02參第五接腳SI/SI00第七接腳HOLD/SI03參頁面/爆發讀取模式參第二接腳SO/S01攀第三接腳WP/SI0參第五接腳SI/SI1參第七接腳HOLD/S00雖然上述是顯示根據本發明的實施例的用于存儲元件的序列周邊接口方法所使用一選定群組的零件、接腳組態以及時序系列，但是也可以有其它各種的變異、修改與結合。舉例而言，某些接腳的安排及功能可以被交換或修改。根據實施例的不同，時序的安排也可以被改變。舉另一例而言，使用頻率周期的下降或上升邊緣可以被交換或修改。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。舉例而言，本發明可以用在其它的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器等等。在本發明已通過參考詳述于上的該較佳實施例與例示而揭露的同時，需了解的是，該些實施例與例示僅為例示性之用，而并非用以限制本發明，對于熟習本技藝者而言，可輕易地達成各種的修飾與結合，而該些修飾與結合應落于本發明之精神與及權利要求書所限定的范圍之內。權利要求1、一種集成電路的雙重輸入輸出數據讀取方法，該集成電路包含一存儲元件，一頻率信號，多個接腳及一組態緩存器，該組態緩存器包括一等待周期計數，其特征在于，該方法包含同時使用一第一接腳和一第二接腳傳送一讀取地址至該存儲元件，該讀取地址與該存儲元件內的一位置相關，該讀取地址包含一第一地址位及一第二地址位，該第一地址位使用該第一接腳傳送且該第二地址位使用該第二接腳傳送；存取該存儲元件中與該地址相關的數據；等待與該等待周期計數相關的一預定數目的頻率周期；以及同時使用該第一接腳和該第二接腳自該存儲元件傳送該數據。2、根據權利要求1所述的方法，其特征在于，該方法進一步包含使用該頻率信號的一上升邊緣，或一下降邊緣，或上升邊緣與下降邊緣兩者來啟動數據或地址傳送。3、根據權利要求1所述的方法，其特征在于，該方法進一步包含使用該頻率信號的一第一上升邊緣，或一第一下降邊緣，或第一上升邊緣和第一下降邊緣兩者來啟動地址傳送，且使用該頻率信號的一第二上升邊緣，或一第二下降邊緣，或第二上升邊緣和第二下降邊緣兩者來啟動數據傳送。4、根據權利要求1所述的方法，其特征在于，該集成電路包含一序列周邊接口接腳組態及一組態緩存器，該組態緩存器包括一等待周期計數，該序列周邊接口接腳組態包含第一接腳是芯片選擇CS#、第二接腳是數據輸出SO/SI01、第三接腳是寫入保護WP、第四接腳是接地GND、第五接腳是序列數據輸入SI/SIO0、第六接腳是序列頻率SCLK、第七接腳是保留HOLD，以及第八接腳是供應電壓VCC。5、一種集成電路的四重輸入輸出數據讀取方法，該集成電路包含一存儲元件，一頻率信號，多個接腳及一組態緩存器，該組態緩存器包括一等待周期計數，其特征在于，該方法包含同時使用一第一接腳、一第二接腳、一第三接腳和一第四接腳傳送一讀取地址至該存儲元件，該讀取地址與該存儲元件內的一位置相關，該讀取地址包含至少一第一地址位、一第二地址位、一第三地址位和一第四地址位，該第一地址位使用該第一接腳傳送、該第二地址位使用該第二接腳傳送、該第三地址位使用該第三接腳傳送且該第四地址位使用該第四接腳傳送；存取該存儲元件中與該讀取地址相關的數據；等待與該等待周期計數相關的一預定數目的頻率周期；以及同時使用該第一接腳、第二接腳、第三接腳和第四接腳自該存儲元件傳送該數據。6、根據權利要求5所述的方法，其特征在于，該方法進一步包含使用該頻率信號的一上升邊緣，或一下降邊緣，或上升邊緣與下降邊緣兩者來啟動數據或地址傳送。7、根據權利要求5所述的方法，其特征在于，該方法進一步包含使用該頻率信號的一第一上升邊緣，或一第一下降邊緣，或第一上升邊緣和第一下降邊緣兩者來啟動地址傳送，且使用該頻率信號的一第二上升邊緣，或一第二下降邊緣，或第二上升邊緣和第二下降邊緣兩者來啟動數據傳送。8、根據權利要求5所述的方法，其特征在于，該集成電路包含一序列周邊接口接腳組態及一組態緩存器，該組態緩存器包括一等待周期計數，該序列周邊接口接腳組態包含第一接腳是芯片選擇CS#、第二接腳是數據輸出SO/SI01、第三接腳是寫入保護WP/SI02、第四接腳是接地GND、第五接腳是數據輸入SI/SIO0、第六接腳是序列頻率SCLK、第七接腳是保留HOLD/SI03，以及第八接腳是供應電壓vcc。9、一種集成電路的頁面數據讀取方法，該集成電路包含一存儲元件，一頻率信號，多個接腳，其特征在于，該方法包含同時使用一第一輸入接腳和一第二輸入接腳傳送一第一頁面讀取地址至該存儲元件，該第一頁面讀取地址與該存儲元件內的一位置相關；.同時使用一第一輸出接腳和一第二輸出接腳自該存儲元件傳送數據，該數據與該存儲元件內的該第一頁面讀取地址相關；同時使用該第一輸入接腳和該第二輸入接腳傳送一第二頁面讀取地址至該存儲元件，且繼續同時使用該第一輸出接腳和該第二輸出接腳自該存儲元件傳送與該第一頁面讀取地址相關的該數據；以及同時使用該第一輸出接腳和該第二輸出接腳自該存儲元件傳送與該第二頁面讀取地址相關的數據。10、根據權利要求9所述的方法，其特征在于，該第一頁面讀取地址包含一第一部份和一第二部份，該第一部分與該存儲器中的一頁數據相關，而該第二部分包含多個字節地址，每一該字節地址與該頁數據中的一對應字節相關。11、根據權利要求9所述的方法，其特征在于，該第一頁面讀取地址包含一第一地址位和一第二地址位，該第一地址位使用該第一輸入接腳傳送、而該第二地址位使用該第二輸入接腳傳送。12、根據權利要求9所述的方法，其特征在于，該集成電路進一步包含一組態緩存器，該組態緩存器包括一等待周期計數，該方法進一步包含在自該存儲元件傳送數據之前，等待一預定數目的頻率周期，該預定數目的頻率周期與該等待周期計數相關。13、根據權利要求9所述的方法，其特征在于，該方法進一步包含使用該頻率信號的一上升邊緣，或一下降邊緣，或上升邊緣與下降邊緣兩者來啟動地址或數據傳送。14、根據權利要求9所述的方法，其特征在于，該集成電路包含一序列周邊接口接腳組態及一組態緩存器，該組態緩存器包括一等待周期計數，該序列周邊接口接腳組態包含第一接腳是芯片選擇CS弁、第二接腳是數據輸出SO/S01、第三接腳是寫入保護WP/SI0、第四接腳是接地GND、第五接腳是數據輸入SI/SI1、第六接腳是序列頻率SCLK、第七接腳是保留HOLD/S00，以及第八接腳是供應電壓VCC。15、一種集成電路的同時讀取/寫入的方法，該集成電路包含一存儲元件，一頻率信號，多個接腳及一組態緩存器，該組態緩存器包括一等待周期計數、一爆發讀取長度及一巻回指示器，其特征在于，該方法包含使用一第一輸入接腳輸入一讀取命令至該存儲元件；同時使用該第一輸入接腳和一第二輸入接腳傳送一讀取地址至該存儲元件，該讀取地址與該存儲元件內的一位置相關，該讀取地址包含至少一第一地址位和一第二地址位，該第一地址位使用該第一輸入接腳傳送、而該第二地址位使用該第二輸入接腳傳送；存取與存儲元件內的該讀取地址相關的讀取數據；同時使用一第一輸出接腳和一第二輸出接腳自該存儲元件以爆發模式傳送該讀取數據，該讀取數據的一長度與該爆發讀取長度相關；以及同時使用該第一輸入接腳和該第二輸入接腳于該存儲元件中執行一寫入操作，且繼續使用該第一輸出接腳和該第二輸出接腳以爆發模式傳送該讀取數據，該寫入操作包含至少以下的程序之一使用該第一輸入接腳輸入一寫入命令至該存儲元件；同時使用該第一輸入接腳和第二輸入接腳傳送一寫入地址至該存儲元件；以及同時使用該第一輸入接腳和第二輸入接腳自該存儲元件傳送寫入數據。16、根據權利要求15所述的方法，其特征在于，該方法進一步包含假如該巻回指示器被設置的話，重復傳送與該存儲元件內的該位置相關的該讀取數據。17、根據權利要求15所述的方法，其特征在于，該方法進一步包含在自該存儲元件傳送該讀取數據之前，等待一預定數目的頻率周期，該預定數目的頻率周期與該等待周期計數相關。18、根據權利要求15所述的方法，其特征在于，該方法進一步包含使用一頻率信號的一上升邊緣，或一下降邊緣，或上升邊緣與下降邊緣兩者來啟動地址傳送及數據傳送。19、根據權利要求15所述的方法，其特征在于，該集成電路包含一序列周邊接口接腳組態及一組態緩存器，該組態緩存器包括一等待周期計數、一爆發讀取長度及一巻回指示器；該序列周邊接口接腳組態包含第一接腳是芯片選擇CS弁、第二接腳是數據輸出SO/S01、第三接腳是寫入保護WP/SI0、第四接腳是接地GND、第五接腳是數據輸入SI/SI1、第六接腳是序列頻率SCLK、第七接腳是保留HOLD/SO0,以及第八接腳是供應電壓VCC。全文摘要本發明公開了一種包含一序列周邊接口存儲元件的集成電路的雙重輸入輸出數據讀取方法。在一實施例中，此存儲元件包含一頻率信號、多個接腳及一組態緩存器。在一實施例中，此組態緩存器包括一等待周期計數。此方法包含同時使用第一輸入/輸出接腳及第二輸入/輸出接腳傳送一讀取地址至該存儲元件。在一實施例中，此讀取地址包含至少一第一地址位及一第二地址位，該第一地址位使用該第一輸入/輸出接腳傳送而該第二地址位使用該第二輸入/輸出接腳傳送。此方法包含存取存儲元件中與該地址相關的數據及等待與等待周期計數相關的一預定數目的頻率周期。此方法包含同時使用該第一輸入/輸出接腳和該第二輸入/輸出接腳自該存儲元件傳送該數據。文檔編號G06F3/06GK101226456SQ20081000229公開日2008年7月23日申請日期2008年1月8日優先權日2007年1月8日發明者劉家和,張坤龍,洪俊雄申請人:旺宏電子股份有限公司