專利名稱：電路器件中的動態(tài)時(shí)序調(diào)整的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及電路器件，并且更具體地涉及控制電路器件的時(shí) 序關(guān)系。
背景技術(shù)：
在集成電路器件的制造工藝中的變化，以及在集成電路器件的操
作期間溫度和電壓的變化(統(tǒng)稱為工藝-電壓-溫度或者PVT)典型地 導(dǎo)致在集成電路器件的邏輯電路的操作速度上的變化。當(dāng)操作速度改 變時(shí)，各種邏輯電路部件的建立和保持時(shí)間改變，從而典型地需要與 集成電路器件連接(interface)的其它器件針對建立和保持時(shí)間的最 壞情況而設(shè)計(jì)。作為這些時(shí)序約束的結(jié)果，系統(tǒng)設(shè)計(jì)者典型地被迫來 實(shí)現(xiàn)更昂貴、復(fù)雜和更快的連接器件。因此，用于控制集成電路器件 的時(shí)序以補(bǔ)償PVT變化的改進(jìn)技術(shù)將是有利的。
通過參考附圖可以更好地理解本發(fā)明，并且本發(fā)明的許多特征和 優(yōu)點(diǎn)對于本領(lǐng)域技術(shù)人員變得清楚。
圖l是說明根據(jù)本發(fā)明的至少 一個(gè)實(shí)施例的實(shí)現(xiàn)動態(tài)輸入和輸出 時(shí)序調(diào)整的集成電路器件的框圖。
圖2是更詳細(xì)地說明圖1的集成電路器件的框圖。
圖3是說明根據(jù)本發(fā)明的至少一個(gè)實(shí)施例的用于在動態(tài)時(shí)序調(diào)整 中使用的操作速度監(jiān)控器的框圖。
圖4是說明根據(jù)本發(fā)明的至少 一個(gè)實(shí)施例的用于在集成電路器件 中動態(tài)時(shí)序調(diào)整的示例性方法的流程圖。
圖5是說明根據(jù)本發(fā)明的至少一個(gè)實(shí)施例的用于在集成電路器件中動態(tài)時(shí)序調(diào)整的另一個(gè)示例性方法的流程圖。
在不同附圖中使用相同的標(biāo)號表示相似的或者相同的項(xiàng)目。
具體實(shí)施例方式
根據(jù)本發(fā)明的一個(gè)方面， 一種方法包括確定代表電路器件操作速 度的操作特性。該方法進(jìn)一步包括基于該操作特性調(diào)整第一時(shí)鐘信號 的等待時(shí)間，第一時(shí)鐘信號控制該電路器件的第一邏輯電路的時(shí)序。 該方法進(jìn)一步包括基于該操作特性調(diào)整第二時(shí)鐘信號的等待時(shí)間，第 二時(shí)鐘信號控制該電路器件的第二邏輯電路的時(shí)序，其中該第二邏輯 電路與該第一邏輯電路不同。
才艮據(jù)本發(fā)明的另一個(gè)方面， 一種方法包括在第一時(shí)間(at a first time)確定代表電路器件的操作速度的第一操作特性。該方法進(jìn)一步 包括在該電路器件的第一鎖存器的輸入端接收輸入信號并且在該電 路器件的第二鎖存器的輸入端接收輸出信號。該方法另外包括通過第 一延遲來延遲時(shí)鐘信號以提供第一被調(diào)整的時(shí)鐘信號并且通過第二 延遲來延遲該時(shí)鐘信號以提供第二被調(diào)整的時(shí)鐘信號。在一個(gè)實(shí)施例 中，該第一延遲和該第二延遲基于該第一操作特性。該方法進(jìn)一步包 括響應(yīng)于該第一被調(diào)整的時(shí)鐘信號來在該第一鎖存器鎖存該輸入信 號并且響應(yīng)于該第二被調(diào)整的時(shí)鐘信號來在該第二鎖存器鎖存該輸 出信號。
根據(jù)本發(fā)明的又一方面， 一種電路器件包括具有接收第一信號的 輸入端和輸出端的第一邏輯電路以及具有接收第二信號的輸入端和 輸出端的第二邏輯電路。該電路進(jìn)一步包括具有可操作地耦接到第一 邏輯電路的該輸出端的輸入端、接收第一時(shí)鐘信號的時(shí)鐘輸入端和響 應(yīng)于第一時(shí)鐘信號而提供第一被鎖存信號的輸出端的第一鎖存器，以 及具有可操作地耦接到第二邏輯電路的該輸出端的輸入端、接收第二 時(shí)鐘信號的時(shí)鐘輸入端和響應(yīng)于第二時(shí)鐘信號而提供第二被鎖存信 號的輸出端的第二鎖存器。該電路還包括具有接收第三時(shí)鐘信號的輸 入端、具有不同延遲的多個(gè)延遲路徑、接收指示該多個(gè)延遲路徑的所選延遲路徑的信號的選擇輸入端以及通過該所選延遲路徑選捧性地 耦接到該輸入端的輸出端的第 一可編程延遲單元。笫 一可編程延遲單 元的該輸出端用以提供第一時(shí)鐘信號。該電路器件進(jìn)一步包括具有接 收第三時(shí)鐘信號的輸入端、具有不同延遲的多個(gè)延遲路徑、接收指示 該多個(gè)延遲路徑的所選延遲路徑的信號的選擇輸入端以及通過該所 選延遲路徑選擇性地耦接到該輸入端的輸出端的第二可編程延遲單 元。第二可編程延遲單元的該輸出端用以提供第二時(shí)鐘信號。該電路 器件另外包括具有耦接到第 一可編程延遲單元的該選擇輸入端的第 一輸出端和耦接到該可編程延遲單元的該選擇輸入端的第二輸出端 的操作速度監(jiān)控器。該操作速度監(jiān)控器基于代表第一邏輯電路和第二 邏輯電路的操作速度的操作特性來通過第一輸出端提供第一值且通 過第二輸出端提供第二值。
圖l-5說明了用于動態(tài)調(diào)整集成電路器件的邏輯電路部件之間的 信號時(shí)序關(guān)系以補(bǔ)償操作速度變化的示例性技術(shù)。在至少 一個(gè)實(shí)施例 中，操作速度監(jiān)控器被用于基于例如制造工藝、溫度和電壓中的變化 (即，工藝-電壓-溫度，或者PVT)來確定輸入和輸出邏輯電路的操 作速度的改變?；诒蛔R別的操作速度(或其改變)，用于控制第一 邏輯電路(例如，輸入邏輯電路)的時(shí)序和用于控制第二邏輯電路(例 如，輸出邏輯電路)的時(shí)序相對于彼此并且相對于固定的輸入或輸出 參考時(shí)鐘而被調(diào)整。該調(diào)整被執(zhí)行以補(bǔ)償操作速度相對于被識別的典 型操作速度或平均操作速度的偏差，或者以補(bǔ)償相對于先前測量的操 作速度(諸如從緊接著前一個(gè)監(jiān)控周期測量的操作速度)的偏差。在 至少一個(gè)實(shí)施例中，通過調(diào)整用于控制輸入鎖存器(也稱為俘獲鎖存 器)和輸出鎖存器(也稱為發(fā)射鎖存器)的時(shí)鐘信號的有效時(shí)鐘等待 時(shí)間來調(diào)整輸入邏輯電路和輸出邏輯電路的時(shí)序。
為了方便討論，在這里公開的集成電路器件的動態(tài)時(shí)序調(diào)整技術(shù) 在用于將中央處理器(CPU)耦接到外部存儲器(諸如隨機(jī)存取存儲 器(RAM))的外部總線接口 (EBI)的情景中被描迷。然而，使用 這里提供的指導(dǎo)方針，本領(lǐng)域技術(shù)人員可以在不脫離本發(fā)明范圍的情況下，在其它集成電路器件中實(shí)現(xiàn)該公開的技術(shù)。為了說明，替代的
實(shí)施例可以用于控制到有條件(conditional)邏輯電路的輸入端的選 通(gating)。作為另一個(gè)實(shí)例，這里描述的技術(shù)可替代地可以用于 例如通過降低時(shí)鐘速率，來調(diào)整電路的時(shí)序。此外，本發(fā)明的技術(shù)可 以用于減少集成電路的功耗(例如，通過降低時(shí)鐘速率而仍然允許滿 足某些時(shí)序規(guī)格)。其中可以實(shí)現(xiàn)該公開技術(shù)的示例性集成電路器件 包括芯片上系統(tǒng)(SOC)、專用集成電路(ASIC)等。
參見圖l,根據(jù)本發(fā)明的至少一個(gè)實(shí)施例說明了實(shí)現(xiàn)動態(tài)信號時(shí) 序調(diào)整的示例性處理系統(tǒng)100。在該描述的實(shí)例中，處理系統(tǒng)100包括 具有通過外部總線接口 (EBI) 106耦接到總線104的CPU 102的微控 制器。同樣耦接到總線106的是多個(gè)可以通過EBI 106訪問CPU 102的 部件，包括外圍器件108、外圍器件110和存儲器112。在操作中，CPU 102通過EBI 106向外圍器件108和110以及存儲器112提出總線請求。 相反地，來自外圍器件108和110以及存儲器112的數(shù)據(jù)和其它信號通 過EBI 106與CPU 102進(jìn)行通信。因此，CPU 102和EBI 106之間的信 號可以包括數(shù)據(jù)信號122、地址信號124和控制信號126。時(shí)鐘信號典 型地通過鎖相環(huán)(PLL)產(chǎn)生，并且被分布到CPU102和EBI106?？?線104和EBI106之間的信號可以包括數(shù)據(jù)信號132、地址信號134、控 制信號136和時(shí)鐘信號137 。
如所示的，EBI 106包括處理輸入信號的輸入邏輯電路142和處理 用于輸出的數(shù)據(jù)的輸出邏輯電路146。為了控制時(shí)序，時(shí)鐘信號147被 分布到輸入邏輯電路142,并且時(shí)鐘信號148被分布到輸出邏輯電路 146。在至少一個(gè)實(shí)施例中，時(shí)鐘信號147和148包括時(shí)鐘信號130的不 同延遲表示。為了+兌明，時(shí)鐘信號147和148可以代表時(shí)鐘信號130的 鎖相環(huán)(PLL)同步的表示。此外，時(shí)鐘信號147和148可以代表時(shí)鐘 信號130的倍頻或分頻形式。
由于它們的邏輯電路部件的物理特性，輸入邏輯電路142和輸出 邏輯電路146的操作速度典型地根據(jù)EBI 106的溫度改變和EBI 106的 電壓改變而變化。此外，對于相同操作電壓和溫度，制造工藝變化可以導(dǎo)致EBI 106偏離制造者所期望的或典型的操作速度。同樣，操作 溫度或電壓的改變也可以導(dǎo)致EBI 106偏離典型的操作速度。因此， 在至少一個(gè)實(shí)施例中，提供到輸入邏輯電路142的時(shí)鐘信號147和提供 到輸出邏輯電路146的時(shí)鐘信號148均被動態(tài)地調(diào)整以補(bǔ)償操作速度 相對于預(yù)定操作速度的偏差。在一個(gè)實(shí)施例中，通過將等待時(shí)間引入
的不同表示中以改變它們的有效頻率，來調(diào)整時(shí)鐘信號。時(shí)鐘信號的 這些調(diào)整導(dǎo)致輸入邏輯電路142和輸出邏輯電路146的建立和保持時(shí) 間的改變，從而輸入邏輯電路142中的等待時(shí)間與輸出邏輯電路146中 的等待時(shí)間互補(bǔ)，反之亦然。
參見圖2，根據(jù)本發(fā)明的至少一個(gè)實(shí)施例，更詳細(xì)地說明了圖l 的EBI106。為了方便說明，EBI106在單數(shù)據(jù)輸入和單數(shù)據(jù)輸出的情 景下被說明。然而，應(yīng)當(dāng)理解，多數(shù)據(jù)或控制輸入和輸出可以以相同 的方式實(shí)現(xiàn)。在該描述的實(shí)例中，EBI106包括輸入邏輯電路142、 EBI 電路201、輸出邏輯電路146、數(shù)據(jù)信號輸入端202 (例如，芯片焊盤 或封裝管腳)、數(shù)據(jù)信號輸出端204、時(shí)鐘信號輸入端206、時(shí)鐘信號 輸出端207、鎖相環(huán)(PLL) 208、可編程延遲單元210和212以及操作 速度監(jiān)控器214。輸入邏輯電路142包括輸入信號處理/格式化邏輯電路 216和俘獲鎖存器218。輸出邏輯電路146包括發(fā)射鎖存器220和輸出信 號處理/格式化邏輯電路222。
輸入邏輯電路142的輸入信號處理/格式化邏輯電路216包括連接
端，
信號203的被格式化的或者以別的方式被處理的表示。俘獲鎖存器218 包括接收被處理的輸入信號224的數(shù)據(jù)輸入端、接收時(shí)鐘信號225的鎖 存器控制輸入端和根據(jù)時(shí)鐘信號225提供被鎖存的輸入信號226的鎖 存器輸出端。EBI電路201包括接收被鎖存的輸入信號226的輸入端和 提供數(shù)據(jù)信號227的輸出端。輸出邏輯電路146的發(fā)射鎖存器220包括 接收數(shù)據(jù)信號227的數(shù)據(jù)輸入端、接收時(shí)鐘信號228的鎖存器控制輸入端和根據(jù)時(shí)鐘信號228提供被鎖存的輸出信號229的輸出端。輸出信號
耦接到數(shù)據(jù)信號輸出端204以提供被處理的輸出數(shù)據(jù)信號230的輸出
PLL 208包括耦接到時(shí)鐘信號輸入端206的輸入端和提供時(shí)鐘信 號252的輸出端，該時(shí)鐘信號252被同步到通過時(shí)鐘信號輸入端206在 PLL 208的輸入端接收的時(shí)鐘信號251。可編程單元210包括延遲路徑 231、 232、 233和234 (延遲路徑231-234 )，每一個(gè)延遲路徑都具有接
端。延遲路徑231-234中的每一個(gè)都將不同量的等待時(shí)間引入到時(shí)鐘信 號252中。可編程單元210進(jìn)一步包括多路復(fù)用器236，該多路復(fù)用器 236具有多個(gè)輸入端(每一個(gè)輸入端都耦接到延遲路徑231-234的相應(yīng) 一個(gè)的輸出端)、接收多路復(fù)用器控制信號238的多路復(fù)用器選擇輸 入端和提供時(shí)鐘信號225的輸出端，其中時(shí)鐘信號225基于多路復(fù)用器 控制信號238而選自由延遲路徑231-234提供的被延遲的時(shí)鐘信號。類 似地，可編程單元212包括延遲路徑241、 242、 243和244 (延遲路徑 241-244)，每一個(gè)延遲路徑都具有接收時(shí)鐘信號252的輸入端和提供 時(shí)鐘信號252的被延遲的表示的輸出端。與延遲路徑231-234—樣，延 遲路徑241-244中的每一個(gè)都將不同量的等待時(shí)間引入到時(shí)鐘信號252 中。在至少一個(gè)實(shí)施例中，延遲路徑241-244中的每一個(gè)中的延遲基本 上等于延遲路徑231-234的相應(yīng)一個(gè)中的延遲?？删幊虇卧?12進(jìn)一步 包括多路復(fù)用器246，該多路復(fù)用器246具有多個(gè)輸入端(每一個(gè)輸入 端都耦接到延遲路徑241-244的相應(yīng)一個(gè)的輸出端)、接收控制多路復(fù) 用器信號248的多路復(fù)用器選擇輸入端和提供時(shí)鐘信號228的輸出端， 其中時(shí)鐘信號228基于多路復(fù)用器控制信號2"而選自由延遲路徑 241-244提供的被延遲的時(shí)鐘信號。
在該說明的實(shí)例中，延遲路徑231-234和延遲路徑241-244被實(shí)現(xiàn) 為不同數(shù)目的反相器的序列。然而，本領(lǐng)域技術(shù)人員可以在不脫離本 發(fā)明范圍的情況下使用用于將可變的延遲引入到時(shí)鐘信號252中的其它技術(shù)。而且，雖然為了方便討論而將可編程單元210和212說明為每 一個(gè)都具有四個(gè)延遲路徑，但是應(yīng)當(dāng)理解，在適當(dāng)時(shí)可以使用少于四 個(gè)或多于四個(gè)(例如，六十四個(gè))延遲路徑。
操作速度監(jiān)控器214包括提供多路復(fù)用器控制信號238的第一輸 出端和提供多路復(fù)用器控制信號248的第二輸出端。在至少一個(gè)實(shí)施 例中，操作速度監(jiān)控器214監(jiān)控EBI 106的至少一個(gè)操作特性以確定輸 入邏輯電路142和輸出邏輯電路146的操作速度?；诒淮_定的操作速 度，操作速度監(jiān)控器214可以調(diào)整多路復(fù)用器控制信號238的值以控制 由多路復(fù)用器236選擇哪個(gè)被延遲的時(shí)鐘信號作為時(shí)鐘信號225輸出， 并且從而動態(tài)地調(diào)整俘獲鎖存器218的時(shí)序。同樣，操作速度監(jiān)控器 214可以基于被確定的操作速度而通過調(diào)整多路復(fù)用器控制信號248 的值來控制由多路復(fù)用器246選擇哪個(gè)被延遲的時(shí)鐘信號作為時(shí)鐘信 號228輸出，來動態(tài)地調(diào)整發(fā)射鎖存器220的時(shí)序。
如參考圖3更詳細(xì)地描述的，操作速度監(jiān)控器214可以通過比較 EBI 106的時(shí)鐘生成部件生成的時(shí)鐘信號和在EBI 106上從另一個(gè)器 件接收的外部時(shí)鐘信號(例如，時(shí)鐘信號251或252 )的頻率，來確定 輸入邏輯電路142和輸出邏輯電路146的相對操作速度。因?yàn)闀r(shí)鐘生成 部件典型地在與EBI 106的其它部件相同或相似的制造工藝下形成， 并且因?yàn)樗谂cEBI 106的其余部件基本上相同的溫度和電壓下操 作，所以由時(shí)鐘生成部件生成的時(shí)鐘信號頻率典型地以與輸入邏輯電 路142和輸出邏輯電路146相同的方式受到EBI 106的PVT點(diǎn)的影響。 因此，時(shí)鐘生成部件生成的時(shí)鐘信號頻率相對于外部時(shí)鐘信號的改變 可以用作輸入邏輯電路142和輸出邏輯電路146的相對操作速度的指 示器。操作速度監(jiān)控器214因此可以使用內(nèi)部生成的時(shí)鐘信號頻率和 外部時(shí)鐘信號頻率的比值來進(jìn)行在被引入到時(shí)鐘信號225和時(shí)鐘信號
228中以補(bǔ)償操作速度改變的等待時(shí)間上的調(diào)整。為了減少或者消除 由跨芯片(across chip)器件變化而引入的變化量，操作速度監(jiān)控器 214可以被放置在與EBI 106的其它部件物理上緊密鄰近處。
在至少一個(gè)實(shí)施例中，通過操作速度監(jiān)控器214對俘獲鎖存器218時(shí)序的調(diào)整和對發(fā)射鎖存器220時(shí)序的調(diào)整是互補(bǔ)的，以便補(bǔ)償被確 定的操作速度相對于預(yù)定操作速度(例如，典型的或正常的操作速度) 的偏差。為了說明，當(dāng)實(shí)際操作速度低于典型操作速度時(shí)，操作速度 監(jiān)控器214可以控制可編程延遲單元210以增加時(shí)鐘信號225中的等待 時(shí)間，從而改善輸入邏輯電路142的建立時(shí)間。操作速度監(jiān)控器214進(jìn) 一步可以控制可編程延遲單元212以減少時(shí)鐘信號228中的等待時(shí)間， 從而改善輸出邏輯電路146的外部建立時(shí)間。相反的，當(dāng)實(shí)際操作速 度高于典型操作速度時(shí)，操作速度監(jiān)控器214可以控制可編程延遲單 元210以減少時(shí)鐘信號225中的等待時(shí)間，從而改善輸入邏輯電路142 的保持時(shí)間。操作速度監(jiān)控器214也可以控制可編程延遲單元212以增 加時(shí)鐘信號228中的等待時(shí)間，從而改善輸出邏輯電路146的保持時(shí) 間。在實(shí)際操作速度基本上等于預(yù)定的操作速度的情況下，操作速度 監(jiān)控器214可以維持時(shí)鐘信號225和時(shí)鐘信號228中的等待時(shí)間。
參見圖3，根據(jù)本發(fā)明的至少一個(gè)實(shí)施例，說明了操作速度監(jiān)控 器214的示例性實(shí)現(xiàn)方式。在該描述的實(shí)例中，操作速度監(jiān)控器214包 括環(huán)形振蕩器302、計(jì)數(shù)器304、索引器模塊306和查找表308。
環(huán)形振蕩器302生成并且提供PVT時(shí)鐘信號310。因?yàn)榄h(huán)形振蕩器 302被實(shí)現(xiàn)在EBI 106(圖2)里或者在EBI 106的緊密鄰近處，所以PVT 時(shí)鐘信號310的頻率取決于EBI 106工作的PVT點(diǎn)。計(jì)數(shù)器304包括接 收由PLL 208 (圖2)輸出的時(shí)鐘信號252的第一輸入端、接收PVT時(shí) 鐘信號310的第二輸入端和接收重置信號312的第三輸入端。根據(jù)重置 信號312的斷言(assertion)，計(jì)數(shù)器304重置并且開始對在時(shí)鐘信號 252的預(yù)定數(shù)目時(shí)鐘周期(例如， 一百個(gè)時(shí)鐘周期)期間出現(xiàn)的PVT 時(shí)鐘信號310的時(shí)鐘周期數(shù)目進(jìn)行計(jì)數(shù)。因此，由計(jì)數(shù)器304生成的時(shí) 鐘周期計(jì)數(shù)(時(shí)鐘比率信號314)代表PVT時(shí)鐘信號310與時(shí)鐘信號252 的頻率的比值。
如上所述，PVT時(shí)鐘信號310的頻率由EBI 106的PVT點(diǎn)影響，但 是作為從EBI 106外部器件提供的時(shí)鐘信號251 (圖2)的表示的時(shí)鐘 信號252的頻率基本上與EBI106的PVT點(diǎn)無關(guān)。因此，作為由時(shí)鐘周期計(jì)數(shù)代表的時(shí)鐘比率的改變可以代表由EBI 106的PVT點(diǎn)的改變而 引起的EBI 106的PVT的相對改變。為了說明，假設(shè)時(shí)鐘信號252具有 IOO兆赫(lOOMHz)的頻率，但是當(dāng)EBI 106在典型的PVT點(diǎn)下運(yùn)行 時(shí)PVT時(shí)鐘信號310具有1吉赫(lGHz)的頻率。因此，當(dāng)EBI106在 典型的PVT點(diǎn)時(shí)由計(jì)數(shù)器304輸出的時(shí)鐘比率信號314代表近似10: 1 的時(shí)鐘比率。假設(shè)EBI 106的PVT點(diǎn)由于溫度增加而改變。該溫度的 增加導(dǎo)致環(huán)形振蕩器302的操作速度變慢，這導(dǎo)致PVT時(shí)鐘信號310的 頻率降低到例如卯OMHz。在該實(shí)例中，時(shí)鐘比率可以改變到近似9: 1,從而指示EBI106的操作速度已經(jīng)變慢到典型PVT點(diǎn)以下。相反， EBI 106的溫度降低導(dǎo)致環(huán)形振蕩器302的操作速度變快，這導(dǎo)致操作 速度時(shí)鐘信號310的頻率增大到例如l.lGHz。在該實(shí)例中，時(shí)鐘比率 可以改變到近似ll: 1，從而指示EBI106的操作速度已經(jīng)增大到典型 PVT點(diǎn)以上。
在該說明的實(shí)例中，查找表308包括多個(gè)基于由時(shí)鐘比率信號314 代表的時(shí)鐘比率而由索引器模塊306索引(索引值318)的條目316。 每一個(gè)條目316都包括代表將被可編程延遲單元210 (圖2)引入到信 號225 (圖2)中的延遲的輸入延遲值320，以及代表將被可編程延遲 單元212 (圖2)引入到信號228 (圖2)中的延遲的輸出延遲值322。 在至少一個(gè)實(shí)施例中，輸入延遲值320可以包括由索引器模塊306輸出 的多路復(fù)用器選擇值作為多路復(fù)用器控制信號238以指引多路復(fù)用器 236 (圖2)來逸擇要將被指示的輸入等待時(shí)間引入到時(shí)鐘信號225中 的延遲路徑231-234中的一個(gè)。同樣，輸出延遲值322包括由索引器模 塊306輸出的多路復(fù)用器選擇值作為多路復(fù)用器控制信號248以指引 多路復(fù)用器246 (圖2)來選擇要將被指示的輸入等待時(shí)間引入到時(shí)鐘 信號228中的延遲路徑241-244中的一個(gè)。在根據(jù)時(shí)鐘比率信號314而提 供用于多路復(fù)用器控制信號238和多路復(fù)用器控制信號248的多路復(fù) 用器選擇值之后，索引器模塊306斷言重置信號312以重置計(jì)數(shù)器304
用于下一個(gè)監(jiān)控周期。
參見圖4，根據(jù)本發(fā)明的至少一個(gè)實(shí)施例，說明了用于動態(tài)調(diào)整電路器件的邏輯電路之間的時(shí)序關(guān)系的示例型方法400。方法400包括
在塊402確定代表電路器件操作速度的操作特性。如參考圖3所述的，
操作特性可以包括諸如通過環(huán)形振蕩器，在電路器件生成的時(shí)鐘信號 頻率與外部提供的時(shí)鐘信號頻率的比較或者比值。
在塊404，方法400包括基于操作特性調(diào)整用于控制電路器件的第 一邏輯電路時(shí)序的第 一 時(shí)鐘信號的等待時(shí)間。第 一邏輯電路可以包括 例如電路器件的輸入邏輯電路。在塊406，方法400包括基于操作特性 調(diào)整用于控制電路器件的第二邏輯電路時(shí)序的第二時(shí)鐘信號的等待 時(shí)間。第二邏輯電路可以包括例如電路器件的輸出邏輯電路。
在至少一個(gè)實(shí)施例中，當(dāng)操作特性指示操作速度低于被識別的值 時(shí)，在塊404調(diào)整第一時(shí)鐘信號的等待時(shí)間可以包括增加第一時(shí)鐘信 號的等待時(shí)間，并且在塊406調(diào)整第二時(shí)鐘信號的等待時(shí)間可以包括 減少第二時(shí)鐘信號的等待時(shí)間。相反，當(dāng)操作特性指示操作速度高于 被識別的值時(shí)，在塊404調(diào)整第一時(shí)鐘信號的等待時(shí)間可以包括減少 第一時(shí)鐘信號的等待時(shí)間并且在塊406調(diào)整第二時(shí)鐘信號的等待時(shí)間 可以包括增加第二時(shí)鐘信號的等待時(shí)間。被識別的值可以包括例如， 電路器件的預(yù)定的典型或標(biāo)準(zhǔn)的操作速度或者先前確定的操作速度。 如參考圖2所述的，第一時(shí)鐘信號和第二時(shí)鐘信號的等待時(shí)間可以使 用可編程延遲單元來調(diào)整。請注意，對輸入和輸出時(shí)鐘等待時(shí)間的調(diào) 整典型地發(fā)生在EBI106空閑時(shí)，指示沒有數(shù)據(jù)傳輸在進(jìn)行中。
參見圖5，根據(jù)本發(fā)明的至少一個(gè)實(shí)施例，說明了用于動態(tài)調(diào)整 用于控制電路器件的鎖存的時(shí)鐘信號的示例型方法500。方法500包括 在塊502在第一時(shí)間確定代表電路器件操作速度的第一操作特性。在 一個(gè)實(shí)施例中，操作特性基于在電路器件生成的時(shí)鐘信號頻率的改變 而確定。在塊504，方法500包括在電路器件的第一鎖存器的輸入端接 收輸入信號。在塊506，方法500進(jìn)一步包括在電路器件的第二鎖存器 的輸入端接收輸出信號。
在塊508，方法500包括通過第一延遲來延遲時(shí)鐘信號以提供第一 被調(diào)整的時(shí)鐘信號。在塊510，方法500包括通過第二延遲來延遲該時(shí)鐘信號以提供第二被調(diào)整的時(shí)鐘信號。第 一延遲和第二延遲基于第一 操作特性。在一個(gè)實(shí)施例中，當(dāng)?shù)谝徊僮魈匦灾甘静僮魉俣却笥诒蛔R 別的操作速度時(shí)第一延遲大于第二延遲，而當(dāng)操作速度小于被識別的 操作速度時(shí)第二延遲大于第一延遲。此外，當(dāng)?shù)谝徊僮魈匦灾甘静僮?速度基本上等于被識別的操作速度時(shí)第一延遲基本上等于第二延遲。 被識別的操作速度可以包括在第 一 時(shí)間之前的第二時(shí)間的電路器件 的第二操作速度。可替換地，被識別的操作速度可以包括典型的或者
正常的操作速度。方法500進(jìn)一步包括在塊512響應(yīng)于第一被調(diào)整的時(shí) 鐘信號來在第一鎖存器鎖存輸入信號并且在塊514響應(yīng)于第二被調(diào)整 的時(shí)鐘信號來在第二鎖存器鎖存輸出信號。
方法500另外包括在塊516在第 一 時(shí)間之后的第二時(shí)間確定代表 電路器件操作速度的第二操作特性。在塊518，方法500包括通過第三 延遲來延遲時(shí)鐘信號以提供第三被調(diào)整的時(shí)鐘信號。在塊520，方法 500包括通過第四延遲來延遲時(shí)鐘信號以提供第四被調(diào)整的時(shí)鐘信 號。第三延遲和第四延遲基于第二操作特性。方法500進(jìn)一步包括在 塊522響應(yīng)于第三被調(diào)整的時(shí)鐘信號來在第一鎖存器鎖存輸入信號并 且響應(yīng)于第四被調(diào)整的時(shí)鐘信號來在第二鎖存器鎖存輸出信號。
雖然這里將本發(fā)明的示例性技術(shù)描述為用于在EBI中調(diào)整電路 速度，但是可替代的實(shí)施例可以用于調(diào)整在任何集成電路中的以任何 方式使用的電路的速度。從考慮這里公開的本發(fā)明的說明書和實(shí)例， 本領(lǐng)域技術(shù)人員將明白本發(fā)明的其它實(shí)施例、用途和優(yōu)點(diǎn)。說明書和 附圖應(yīng)該被認(rèn)為僅僅是示例性的，并且本發(fā)明的范圍因此意圖僅僅由 下面的權(quán)利要求和其等同物來限制。
權(quán)利要求
1. 一種方法，包括確定代表電路器件的操作速度的操作特性；基于該操作特性調(diào)整第一時(shí)鐘信號的等待時(shí)間，該第一時(shí)鐘信號控制該電路器件的第一邏輯電路的時(shí)序；以及基于該操作特性調(diào)整第二時(shí)鐘信號的等待時(shí)間，該第二時(shí)鐘信號控制該電路器件的第二邏輯電路的時(shí)序，其中該第二邏輯電路與該第一邏輯電路不同。
2. 權(quán)利要求1的方法，其中確定該操作特性包括 通過環(huán)形振蕩器在該電路器件生成第三時(shí)鐘信號； 基于該第三時(shí)鐘信號頻率與第四時(shí)鐘信號頻率的比較來確定時(shí)鐘比率，其中該第一時(shí)鐘信號和該第二時(shí)鐘信號基于該第四時(shí)鐘信 號；以及其中該操作特性基于該時(shí)鐘比率。
3. 權(quán)利要求1的方法，其中當(dāng)該操作特性指示該操作速度低于被 識別的值時(shí)，調(diào)整該第一時(shí)鐘信號的等待時(shí)間包括增加該第一時(shí)鐘信 號的等待時(shí)間，并且其中調(diào)整該第二時(shí)鐘信號的等待時(shí)間包括減少該 第二時(shí)鐘信號的等待時(shí)間。
4. 權(quán)利要求3的方法，其中當(dāng)該操作特性指示該操作速度高于被 識別的值時(shí)，調(diào)整該笫一時(shí)鐘信號的等待時(shí)間包括減少該第一時(shí)鐘信 號的等待時(shí)間，并且其中調(diào)整該第二時(shí)鐘信號的等待時(shí)間包括增加該 第二時(shí)鐘信號的等待時(shí)間。
5. 權(quán)利要求4的方法，其中該被識別的值代表該電路器件先前確 定的操作速度。
6. 權(quán)利要求4的方法，其中該被識別的值代表在所期望的操作條 件下該電路器件的操作速度。
7. 權(quán)利要求1的方法，其中該第一時(shí)鐘信號的等待時(shí)間通過第一 可編程延遲單元來調(diào)整，并且該第二時(shí)鐘信號的等待時(shí)間通過第二可編程延遲單元來調(diào)整。
8. 權(quán)利要求1的方法，其中該第一時(shí)鐘信號的等待時(shí)間和該第二 時(shí)鐘信號的等待時(shí)間基本上同時(shí)被調(diào)整。
9. 一種方法，包括在第一時(shí)間確定代表電路器件的操作速度的第一操作特性； 在該電路器件的第一鎖存器的輸入端接收輸入信號； 在該電路器件的第二鎖存器的輸入端接收輸出信號； 通過第一延遲來延遲時(shí)鐘信號以提供第一被調(diào)整的時(shí)鐘信號，該第一延遲基于該第一操作特性；通過第二延遲來延遲該時(shí)鐘信號以提供第二被調(diào)整的時(shí)4中信號，該第二延遲基于該第一操作特性；響應(yīng)于該第一被調(diào)整的時(shí)鐘信號來在該第一鎖存器鎖存該輸入信號；以及響應(yīng)于該第二被調(diào)整的時(shí)鐘信號來在該第二鎖存器鎖存該輸出信號。
10. 權(quán)利要求9的方法，進(jìn)一步包括在該第一時(shí)間之后的第二時(shí)間確定代表該電路器件的操作速度 的第二操作特性；通過第三延遲來延遲該時(shí)鐘信號以提供第三被調(diào)整的時(shí)鐘信號， 該第三延遲基于笫二操作特性；通過第四延遲來延遲該時(shí)鐘信號以提供第四被調(diào)整的時(shí)鐘信號， 該第四延遲基于第二操作特性；響應(yīng)于該第三被調(diào)整的時(shí)鐘信號來在該第一鎖存器鎖存該輸入 信號；以及響應(yīng)于該第四被調(diào)整的時(shí)鐘信號來在該笫二鎖存器鎖存該輸出信號。
11. 權(quán)利要求9的方法，其中該操作特性基于在該電路器件生成的 時(shí)鐘信號頻率的改變而確定。
12. 權(quán)利要求9的方法，其中當(dāng)該第一操作特性指示該操作速度大于被識別的操作速度時(shí)該第一延遲大于該第二延遲；以及當(dāng)該第一操作特性指示該操作速度小于該被識別的操作速度時(shí) 該第二延遲大于該第一延遲。
13. 權(quán)利要求12的方法，其中該被識別的操作速度包括在該第一 時(shí)間之前的第二時(shí)間該電路器件的第二操作速度。
14. 權(quán)利要求12的方法，其中當(dāng)該第一操作特性指示該操作速度 基本上等于該被識別的操作速度時(shí)該第一延遲基本上等于該第二延 遲。
15. —種系統(tǒng)，包括第一邏輯電路，具有接收第一信號的輸入端和輸出端； 第二邏輯電路，具有接收第二信號的輸入端和輸出端； 第一鎖存器，具有可操作地耦接到該第一邏輯電路的輸出端的輸入端、接收第一時(shí)鐘信號的時(shí)鐘輸入端和響應(yīng)于該第一時(shí)鐘信號而提供第一被鎖存信號的輸出端；第二鎖存器，具有可操作地耦接到該第二邏輯電路的輸出端的輸入端、接收第二時(shí)鐘信號的時(shí)鐘輸入端和響應(yīng)于該第二時(shí)鐘信號而提 供第二被鎖存信號的輸出端；第一可編程延遲單元，具有接收第三時(shí)鐘信號的輸入端、具有不 同延遲的多個(gè)延遲路徑、接收指示該多個(gè)延遲路徑的所選延遲路徑的 信號的選擇輸入端、以及通過該所選延遲路徑選擇性地耦接到該輸入 端的輸出端，其中該第一可編程延遲單元的輸出端用以提供該第一時(shí) 鐘信號；第二可編程延遲單元，具有接收該第三時(shí)鐘信號的輸入端、具有 不同延遲的多個(gè)延遲路徑、接收指示該多個(gè)延遲路徑的所選延遲路徑 的信號的選擇輸入端、以及通過該所選延遲路徑選擇性地耦接到該輸 入端的輸出端，其中該第二可編程延遲單元的輸出端用以提供該第二 時(shí)鐘信號；以及操作速度監(jiān)控器，具有耦接到該第一可編程延遲單元的選擇輸入端的第 一輸出端和耦接到該可編程延遲單元的選擇輸入端的第二輸 出端，其中該操作速度監(jiān)控器基于代表該第 一邏輯電路和該第二邏輯 電路的操作速度的操作特性來通過該第一輸出端提供第一值且通過 該第二輸出端提供第二值。
16. 權(quán)利要求15的系統(tǒng)，其中該操作速度監(jiān)控器包括 環(huán)形振蕩器，具有提供第四時(shí)鐘信號的輸出端；以及 計(jì)數(shù)器，具有耦接到該環(huán)形振蕩器的輸出端的第一輸入端、接收該第三時(shí)鐘信號的第二輸入端、和提供代表該第四時(shí)鐘信號頻率與該 第三時(shí)鐘信號頻率的比值的計(jì)數(shù)器值的輸出端，其中該操作特性包括 該計(jì)數(shù)器值。
17. 權(quán)利要求16的系統(tǒng)，進(jìn)一步包括查找表，包括由該計(jì)數(shù)器值索引的多個(gè)條目，每一個(gè)條目都包括 通過該操作速度監(jiān)控器的輸出端輸出的值以及通過該操作速度監(jiān)控 器的第二輸出端輸出的值。
18. 權(quán)利要求15的系統(tǒng)，其中該第 一邏輯電路的輸入端包括該電 路器件的輸入端，并且該第二邏輯電路的輸出端包括該電路器件的輸 出端。
19. 權(quán)利要求15的系統(tǒng)，其中該電路器件包括總線接口 。
20. 權(quán)利要求19的系統(tǒng)，其中該第 一邏輯電路包括該總線接口的 輸入邏輯電路，并且該第二邏輯電路包括該總線接口的輸出邏輯電 路。
全文摘要
一種方法，包括確定代表在第一時(shí)刻電路器件的操作速度的第一操作特性(502)。該方法進(jìn)一步包括在電路器件的第一鎖存器的輸入端接收輸入信號(504)并且在電路器件的第二鎖存器的輸入端接收輸出信號(506)。該方法另外包括通過第一延遲來延遲時(shí)鐘信號以提供第一被調(diào)整的時(shí)鐘信號(508)以及通過第二延遲來延遲該時(shí)鐘信號以提供第二被調(diào)整的時(shí)鐘信號(510)。在一個(gè)實(shí)施例中，第一延遲和第二延遲基于第一操作特性(508、510)。該方法進(jìn)一步包括響應(yīng)于第一被調(diào)整的時(shí)鐘信號來在第一鎖存器鎖存輸入信號(512)以及響應(yīng)于第二被調(diào)整的時(shí)鐘信號來在第二鎖存器鎖存輸出信號(514)。
文檔編號G06F1/12GK101535917SQ200780007829
公開日2009年9月16日 申請日期2007年1月29日 優(yōu)先權(quán)日2006年3月8日
發(fā)明者A·M·雅拉爾, C·麥克唐納 申請人:飛思卡爾半導(dǎo)體公司