專利名稱：用于含芯片上降壓轉換器的數字裝置的上電復位電路的制作方法
技術領域：
本發明涉及數字集成電路半導體裝置，具體而言涉及這樣的裝 置，其包括用于對在特定工作階段期間可在低電壓模式下運轉的數字 集成系統核心部分供電的芯片上降壓轉換器，且確切地涉及芯片上上 電復位電路。
背景技術：
當電子系統開啟時，外部電源電壓(VDDE)供給到各種元件集成 電路半導體裝置，并在特定tRAMP時間間隔期間斜坡上升。在上電期 間 一旦數字半導體裝置內集成電路的電源電壓到達正確水平，該裝置 的狀態通常被預設或者初始化，從而在上電階段結束時正確地開始工作。集成在該裝置內的所謂上電復位(P0R )發生器在上電期間被用于 初始化。所產生的POR信號為高，直至VDDE到達在上電期間初始化所 需的預定電平(VP0R+)，隨后該P0R信號切換到低且該半導體裝置工 作于待機模式。圖1示出了包括芯片上降壓轉換器(VDC )的半導體裝置的簡化功 能方框圖。各個框的描述如下 P0RE-GEN:其為在外部電源(VDDE )斜坡上升過程中產生PORE 信號的"外部"上電復位信號發生器。該外部產生的PORE信號具有復 位REF —GEN和VDC框的功能。*REF —GEN:其產生用于芯片上降壓轉換器VDC的被補償的穩定 參考電壓(VREF-VDC)。*VDC:其為使用VREF_VDC對其進行調節來將VDDE轉換成穩定 的經調節的內部電壓源(VDDI)的芯片上降壓轉換器。
PORI-GEN:其為當VDC框產生穩定的經調節的內部電壓源VDDI 時產生內部信號PORI的"內部"上電復位發生器。該PORI信號用于 復位和初始化IC的核心部分。*半導體裝置的核心部分使用由芯片上VDC產生的穩定的經調節
的內部源電壓VDDI，且在VDDI和GND之間通常存在大的電容。圖2示出了當VDDE以斜坡時間(ramping time) tRAMP上電和 斷電時簡化的PORE動態特性。在VDDE斜坡上升時，POR跟隨VDDE， ( POR為"高"狀態，直至 VDDE達到預定電平(VPOR-TH+:在上電過程中的POR閾值電壓)；POR '高，保持該裝置處于復位條件。在VDDE斜坡下降期間，當VDDE低 于VPOR —TH-(在斷電過程中的POR閾值電壓)時POR切換到'高，狀 態)。VPOR-TH+和VPOR-TH-之間的差值確保了一滯后，該滯后用于在上電周期期間濾去電源電壓中的噪聲。圖3示出了當VDDE以tRAMP時間斜坡上升和下降且VDDI正由VDC 轉換外部電源電壓VDDE產生時的簡化的PORI動態特性。由于這種轉 換，VDC響應時間在上電和斷電期間引起了 VDDE和VDDI之間的時滯。 在VDDE和VDDI的斷電期間，由于VDDI和GND之間需要時間釋放的電 容性負載(Cpara)，存在另外的時滯。可以觀察到，PORI和VDDI之 間的關系與PORE和VDDE之間的關系幾乎相同。圖4示出了用于第一或初級上電復位電路PORE-GEN和用于第二 或次級上電復位電路PORI-GEN的基本電路圖。這兩個電路相同且利用分別等于外部VDDE和VDDI的VDD起作用。該電路由三個部分組成，各個部分的細節解釋如下。 Parti為由PMOS有源電阻器和P+擴散無源電阻器組成的非線性 分壓器。PMOS有源電阻器增強了當上電斜坡時間快時的響應時間，而 形成于NWELL上的P+無源電阻器保證了相對于工藝擴展的穩定電阻 值，并防止在內部操作期間可能的地反彈(ground bouncing)。另一 方面，有源P+擴散電阻器在P+擴散和VDD之間引入寄生電容。Part2為反相器型電平檢測器。當VREF-POR達到由PMOSO、NMOSO 和NM0S1形成的反相器的邏輯閾值時，POR信號切換為低。連接到 PM0S1、 PM0S2和NM0S2的反饋網絡在上電和斷電期間提供了 POR閾值 的特定滯后。Part3為用于選擇Parti內PMOS有源電阻器數值的可選熔絲，當 前實施成提供該裝置的不同外部電源電壓額定值之間的選擇，例如 1. 8V或3. OV電源電壓。 例如，考慮P0RE — GEN，當VDD開始上升時，VREF — P0R電壓發展 成輸入電源電壓VDDE的電壓比。當VREF-P0R達到電平檢測器的閾值 電壓時，N0DE-F翻轉且PORE信號切換到低狀態，將該裝置驅動到待 機模式。在待機模式期間，根據方程I-VREF-P0R/ (P+擴散電阻器的電 阻)，靜態DC電流在P0R電路內流動。圖5示出了 VDD= 3. 0V且P+電阻為0. 25Mohm時不同tRAMP的模 擬結果。對于相對短的tRAMP (快的上電//斷電)，以比VP0R+min (/VP0R-max)更高(/低)的電壓產生P0R信號，因為VREF一P0R上的寄生電容增大了其通過PM0S (/P+)電阻器的預充電(/放電)時間。對于相對長的tRAMP (慢的上電//斷電)，所產生的P0R信號與VP0R+min (/VP0R-max )幾乎一致。諸如上文所述的已知P0R電路的缺點可歸納如下。首先，當斷電和上電之間的時間間隔非常短時，已知電路無法可靠地工作。圖6示出了信號VDDE、 VDDI、 P0RE和P0RI之間的關系。當斷電 和上電之間的時間間隔短時(參見虛線圓團A)， VDDI無法跟隨VDDE， 因為VDDI需要時間釋放電容性負栽(圖1的Cpara)而，因此P0RI 由于其無法檢測到VDDE假信號(glitch)而不能正確地工作。第二，當P+電阻值增大以減小待機電流吸收時，已知電路具有由 寄生電容導致的不期望的耦合效應。圖7和圖8示出了為了評估P0R閾值電壓的結果行為，電阻值分 別為0. 5Mohm和1. OMohm時，P0R閾值電壓與上電或斷電時間(tRAMP ) 關系的模擬結果。圖7示出了在增大P+電阻時POR+閾值電壓的一定的 減小。這種現象可以通過放大的P+擴散電阻器和源節點VDD之間的寄 生電容的伴隨增大來解釋。當然，相對于VDD和GND存在N0DE-F的寄 生電容。圖8示出了在圖4的反相器輸出節點N0DE-F和GND之間存在寄生 電容時P0R閾值電壓行為。另一方面考慮，通過增大輸入電源電壓分壓器的無源電阻部分以 最小化P0R電路內待機模式期間的靜態DC電流吸收，通常是數字裝置
的伴隨必要條件。申請人已經嘗試了諸多方法以降低待機電流，然而如下文所概述，這些嘗試由于相關缺點而不成功a) 使用N+電阻器替代P+電阻器并增大電阻。采用這種方法，在 上電期間獲得了非常良好的P0R閾值動態特性，但是在斷電期間并不 令人滿意，由于N+電阻器形成于偏置到GND的P型基板上，因此N+電 阻器和GND之間存在大的寄生電容。b) 使用多晶硅電阻器(poly resistor)替代P+電阻器并增大電 阻。采用這種方法，在上電期間的P0R閾值動態特性非常良好，但是 在斷電期間同樣很不令人滿意，因為多晶硅電阻器和GND之間存在大 的寄生電容。此外，多晶硅電阻器的電阻經歷大的工藝差異，這導致 VP0R+大的展寬。c) 使用大的P+電阻器并在VREF-P0R和GND之間添加補償電容 器。采用這種方法，在上電期間的P0R閾值動態特性非常良好，但是 由于通過該P+電阻器到GND的放電時間，在斷電期間并不令人滿意。發明內容在研究已知的上電復位電路的這些令人困惑的缺點的解決方案 時，申請人發現了基于下述直覺的尤為有效的解決方案，即，使在外發生器和降壓轉換器，而且也復位次級上電復位信號發生器，實際上 將后者從該初級上電復位信號級聯。此外，根據本發明的優選實施例的電路，已經發現，在兩個上電 復位信號發生器的電壓電平檢測器的輸入反相器的輸出節點之間添加 小的結電容器以補償該節點到地的寄生電容，可以有效地防止在斷電 和上電階段之間的時間間隔非常短的情況下，該節點從 一 個邏輯狀態 亂真地翻轉到另一個邏輯狀態。優選地，兩個上電復位信號發生器的輸入電源電壓的電阻分壓器 是由有源電阻和無源電阻的組合構成的，這些電阻類型不同且可以例 如通過在EWS測試階段燒熔相關的熔絲進行選擇。這允許通過電源電 壓分壓器優化待機電流吸收，而不犧牲上電復位信號發生器的動態響 應，并允許選擇為支持兩種不同外部電源電壓的裝置中的某一外部電
源電壓設計的配置。本發明在從屬權利要求中定義。
圖1示出了包括芯片上降壓轉換器(VDC )的半導體裝置的簡化功 能方框圖。圖2示出了當VDDE以斜坡時間tRAMP上電和斷電時的簡化PORE 動態特性。圖3示出了當VDDE以tRAMP時間斜坡上升和下降且VDDI正由外 部電源電壓VDDE的芯片上降壓轉換器產生時的簡化PORI動態特性。圖4示出了通常用于第一或初級上電復位電路PORE-GEN和用于 第二或次級上電復位電路PORI-GEN的基本電路圖。圖5示出了電源電壓為3. OV且P+擴散無源電阻為0. 25Mohm時不 同tRAMP的模擬結果。圖6示出了信號VDDE、 VDDI、 PORE和PORI之間的動態關系。圖7和8示出了輸入分壓器電阻值分別為0. 5Mohm和1. OM ohm 時，POR閾值電壓與上電或斷電時間(tRAMP)關系的模擬結果。圖9為具有依據本發明制作的芯片上降壓轉換器的半導體IC裝置的基本方框圖。圖IO示出了圖9的方框圖的兩個可選擇模塊PORE-GEN電路的實施例。圖11和12示出PORE閾值電壓與tRAMP時間的關系的模擬結果。 圖13示出了圖9的方框圖的PORI-GEN電路的實施例。 圖14示出了圖13的電路內的信號之間的動態關系。 圖15示出了本發明的電路的信號VDDE、 VDDI、 PORE和PORI之 間的關系。圖16為PORI-GEN發生器電路的備選及優選實施例。 圖17至22涉及在設有根據圖16實施例的上電復位電路的NAND 快閃存儲器裝置的參數和功能測試之前，可實施的上電復位電路微調 (tri,ing )程序。
具體實施方式
圖9示出了具有依據本發明制作的芯片上降壓轉換器(VDC )的半 導體IC裝置的基本功能方框圖。P0RE-GEN為在外部電源電壓(VDDE)斜坡上升期間第一或初級 PORE信號的上電復位發生器。該初級上電復位信號PORE不僅用于復 位REF-GEN和VDC框，還用于復位次級上電復位信號發生器 PORI-GEN。REF-GEN是產生由芯片上降壓轉換器VDC使用的穩定的被補償參 考電壓(VREF-VDC)的電路。VDC是使用參考電壓VREF-VDC進行調節，將外部施加電源電壓 VDDE轉換成穩定的經調節的內部電源電壓(VDDI)的芯片上降壓轉換 器。PORI-GEN為次級上電復位信號發生器，其在VDC產生穩定的經調 節內部電源電壓VDDI時產生次級上電復位信號PORI。該次級上電復 位信號發生器在VDDE斜坡上升期間也被初級PORE信號復位。換言之， 初級PORE信號在上電期間級聯該次級PORI信號。次級PORI信號是用 于復位和初始化IC的核心部分的信號。半導體裝置的核心部分使用由芯片上降壓轉換器VDC產生的穩定 的經調節內部電源電壓VDDI，且通常在電源節點VDDI和GND之間存 在大的電容(Cpara)。圖10示出了 PORE-GEN的電路。PORE — GEN的輸入和輸出分別為外 部電源電壓VDDE和PORE。實踐中，該電路將包含與所支持的不同電 源電壓的數目相同數目的POR信號發生框。例如，如果該裝置支持3. OV和1. 8V工作， 一個框用于3. OV工 作，而另一個用于1.8V工作。如所示，對于本實施例，通過選擇熔絲(Part3)進行電源電壓的 選擇，通過控制VREF-P0R30或VREF_P0R18，該選擇是相互排他的。 該電路的組成如下。Partl-30和Partl-18是均由PMOS有源電阻器和P+擴散及多晶 硅電阻器組成的分壓器。Partl-30用于3. 0V工作。通過將VDDE除以有源電阻器PM0S30 和無源電阻器之比確定VREF_POR30，其中該無源電阻器是組合的多晶 硅電阻器(R30-Poly)和P+電阻器(R30—P+)。總無源電阻增大以減小待機電流，但是用于構造輸入電壓分壓器
的無源電阻部分的(多個)多晶硅電阻器和(多個)P+擴散電阻器的串聯組合保證了改善的P0R閾值電壓動態特性，并減小了在快速上電 過程中P+擴散的電容耦合。R30-Poly和R30-P+電阻的組合被優化從 而在下述之間折衷待機電流、大范圍上電和斷電時間情況下的P0R 閾值電壓動態特性、P+擴散電阻器上的寄生電容耦合、以及電阻值的 工藝展寬。R30—Poly必須位于VREF—P0R30節點和R30-P+之間，否則將不能 有效地防止R30-R+上的耦合。C30-Poly為多晶硅電阻器和GND之間的 寄生電容，C30-P+為P+電阻器和VDDE之間的寄生電容。C30—Poly可 以有效地補償在快速上電過程中由C30-P+引起的耦合效應。當出現VDDE斜坡相當陡峭的上電時，PM0S30有源電阻器增大了 VREF-P0R30的響應時間，使得P0R30閾值電壓將增大。Partl-18用于1. 8V工作。通過將VDDE除以有源電阻器PM0S18 和P+擴散電阻器(R18-P+)之比，確定VREF—P0R18。 R18-P+值通常 適度地低于R30 —P+。C18-P+和VDDE之間存在寄生電容。R18 — P+電阻可以被優化，從 而在待機電流和耦合效應之間折衷。有源電阻器PM0S18增大了在快速 上電期間的響應時間，因此閾值電壓P0R18將增大。對于1.8V工作的 情形，POR框中待機電流的要求較不苛刻，因為沒有圖9的其他框(例 如VDC框)的待機電流消耗(對于1.8V工作，圖9中的VDC通常被禁 用)，因此，輸入分壓器的更小的總電阻是可容許的。Partl-30或 Partl-18的使用取決于待機電流的要求，并取決于P+擴散電阻器上的 寄生電容耦合效應。Part2 — 30和Part2 — 18為反相器型電平檢測器。當VREF—POR30 (VREF—P0R18)達到由一個PMOS和兩個NMOS (對于3. 0V版本，為 PMOS0、誦S0和,S1，對于1. 8V版本，為PMOS01、畫OS01和畫Sll ) 組成的反相器的邏輯閾值電壓時，POR30 (P0R18)切換到低。此外，根據該電路的重要特征，在Part2-30內NODE-F ( Part2 — 1 內N0DE-F1)上存在小的電容器，用于補償到N0DE-F ( N0DE-F1 )的 接地節點的寄生電容。如所示，該補償電容器Cfd (或Cfdl )可以由P+結二極管構成。 通過在NODE —F (或N0DE-F1)到VDDE之間添加該小的電容，由P+擴
散電阻器引起的VREF—POR30 ( VREF—P0R18 )上的耦合效應被有效地補 償。反饋連接的PM0S1、 PM0S2和麵S2 (PMOSll、 PM0S21和誦S21 ) 保證了在上電和斷電過程中P0R閾值數值有一定的滯后。如已經所述，Part3為外部電源電壓選擇的可選熔絲實施方式， 其選擇PM0S有源電阻器，即分別通過SW30b和SW30信號，選擇 Partl — 30和Partl — 18內的R30-Poly電阻器和R30-P+電阻器；選擇 PMOS有源電阻器部分以及多晶硅(poly )和P+無源電阻器的相關組合 的能力，使得在控制各個選定電源電壓配置的待機電流方面提供了充 分的靈活性。3. 0V工作在上電過程中，SW30b設置為"低"，SW30設置為"高"。Partl —30、 Part2 —30和Part3被SW30b激活，而Partl —18和Part2 — 18保持禁用。實際上，PM0S18截止，VREF—P0R18通過NM0S18處于GND電勢。在上電時VDDE開始增大之后，VREF30-P0R節點演變為VDDE的電 壓比。當VREF30 —POR達到反相器型電平檢測器的閾值電壓時，NODE —F 翻轉且POR30和PORE都切換到低狀態，將該裝置驅動至待機模式。在待機模式中，靜態DC電流在PORE — GEN電路內流動，但是由于 總流動路徑電阻大，該電流相對小。1. 8V工作在上電期間，SW30b設置為"高"，SW30設置為"低"。Partl-18、 Part2 —18和Part3被SW30b激活。相反，Partl — 30和Part2 — 30未被 SW30b激活。實際上，PMOS30截止，VREF — POR30通過NM0S30 i殳置為 GND。在上電時VDDE開始增大之后，VREF18-P0R節點演變為VDDE的電 壓比。當VREF18-P0R達到反相器型電平檢測器的閾值電壓時，N0DE-F1 翻轉且P0R18和PORE都切換到低狀態，將該裝置驅動至待機模式。在待機模式中，PORE — GEN電路中存在靜態DC電流，但是該電流 相對小。圖11和12示出了 PORE閾值電壓與tRAMP時間的關系的模擬結 果。圖11示出了 3. 0V配置的結果，圖12示出了 1. 8V配置的結果。 結果顯示，盡管在VREF—P0R30 (VREF — P0R18)上使用相對大的
電阻，P0R閾值動態性能保持出色的特性，由此保持低的待機電流。 圖13示出了 PORI發生器的簡化圖示。輸入到PORI-GEN的為VDDI和PORE信號，其輸出為PORI。根據優選實施例，PORI-GEN包含三個部分，其細節如下。Partl為由PMOS有源電阻器和P+擴散無源電阻器組成的分壓器。P+擴散電阻器形成于NWELL內。C18-P+為R18-P+電阻器上的寄生 電容，C30—P+為R30-P+電阻器上的寄生電容。電阻值由熔絲(Part3) 選擇以使輸入分壓器適應于選定的電源電壓范圍。例如，如果該裝置 支持在l. 8V和3. (^電源電壓之間的選擇，則？140330、1118^+和1130^+ 用于3. OV工作，PM0S18和R18 — P+用于1. 8V工作。R18-P+由NMOS開關晶體管NMOS選擇。電路工作類似于初級發生 器PORE_GEN的工作。主要不同為所使用的無源電阻器的類型和電阻 值。僅P+擴散類型電阻器用于該分壓器的無源部分，該無源電阻遠大 于PORE-GEN的無緣電阻。然而，相對大的無源P+擴散電阻盡管顯著 地減小待機電流，但是將呈現在該P+擴散電阻器上的增大的電容耦合 效應。根據本發明的基本方面，通過NMOS晶體管開關(NMOSP)由初級 上電復位信號PORE控制PORI—GEN的VREF — P0RI輸入節點，由此消除 性地克服了更大的P+電阻器上的耦合增大效應。Part2為反相器型電平檢測器。當VREF-P0R達到由PMOS0、NMOS0 和NM0S1確定的該反相器電路的邏輯閾值電壓時，PORI切換為低。此外，在PORI-GEN電路內，P+結二極管的小電容Cfd連接在 腸E一F和濯之間，以補償廳E-F和GND之間的寄生電容。Part3為用于選擇由PMOS有源電阻器和P+無源電阻器構成的分 壓器的總電阻值的可選熔絲。圖14示出了工作時電路信號之間的關系。如我們參考圖9的基本 圖示所解釋，VDDI為由內部降壓轉換器VDC產生的穩定的經調節電源 電壓，PORE為從PORE — GEN產生的初級上電復位信號。才艮據本發明，上電時在VDDE和VDDI開始增大之后，VREF—PORI 節點保持低狀態，直到PORE信號切換到低狀態。當PORE切換到低時， 由于流過P+電阻器的電流，VREF-P0RI節點開始演變。當VREF-P0R 達到反相器型電平檢測器的閾值電壓時，NODE-F翻轉且PORI切換到 低狀態，將該裝置驅動到待機模式。這些波形演示了 ，盡管與已知電路中允許集成的最大電阻相比， 在VREF-P0RI上使用了大得多的電阻，但是在P+擴散電阻器上沒有任 何可》見察到的電容耦合效應。圖15示出了信號VDDE、 VDDI、 PORE和PORI之間的關系。這些曲線是真實樣本電路模擬結果的匯總。虛線周界A聚焦于這樣的工作 條件，該工作條件的特征在于斷電和上電之間或者斷電和上電之間相 對短的時間間隔。可以容易地意識到，由于使用本發明的新穎的電路 (其中PORI發生器受初級PORE信號控制)，PORI不再受以寄生電容 為代表的電容負載不可忽略的放電時間的影響。結果為，PORI信號正 確地演變，而與VDDE的tRAMP時間無關。上述新穎的上電復位電路即使在裝置的開關切換之間具有減小的 時間間隔時在工作可靠性方面都具有大大增強的性能，并且可用于各 種數字IC，包括諸如對上電時內部信號不穩定尤其敏感的NAND型快閃 存儲器的裝置。此外，例如快閃存儲器以及甚至更多的這種多電平快閃存儲器的 特定數字裝置的電學性能易受顯著幅度的工藝展寬的影響。對于上述的重要應用，本發明的具有增強特性的上電復位電路可 以進一步設有用于微調P0R閾值電壓的裝置，以便最好地適應于由工 藝展寬決定的IC核心部分的真實電學特性，所述P0R閾值電壓如上所 述由形成分壓器(Partl)的有源電阻器和無源電阻器的組合決定。圖16為P0RI —GEN發生器的另一個實施例，其特征在于包括全部 串聯連接的多個可選擇PM0S類型有源電阻器和多個可選擇的P+擴散 無源電阻器，以及專用的選擇熔絲FU1、 FU2、 FD1和FD2，其中這些 熔絲允許在EWS測試期間選擇該電路的Partl的如此配置的輸入分壓 器的有源電阻某一可選值和無源電阻某一可選值。增大PMOS有源電阻值則降低VREF-pore的電平，這增大pore閾 值電壓。相反，通過減小P+無源電阻值，VREF-P0RE電平增大，這反過來 減小了次級P0RI — GEN閾值電壓。對于NAND快閃存儲器的情形，如本領域技術人員所公知的，形式 為開路漏極輸出的至少就緒/忙(/RB)輸出引腳經常被用于指示裝置 狀態。另一方面，NAND型快閃裝置通常設計成保證各種數值堆棧匯編 (assembly )選項，并且為了具有充分的堆棧匯編靈活性，兩個這樣 的輸出引腳(/RB)共同實施于存儲器裝置內，其中一個引腳可以用于 參數/功能測試和匯編而另一個引腳通常不使用。如圖18所描述，這個不使用的/RB焊盤(pad)可被開發用于允 許在上電復位閾值電壓微調程序期間監測內部產生的P0RI信號，這是 上述圖16的P0RI-GEN電路的實施例所允許的。在圖18中Rp為上拉 電阻器。可以在裝置的參數和功能測試之前實施的程序包括步驟步驟l)通過如圖17所圖示的階梯狀斜坡上升將外部電源電壓 (VDDE)施加到該裝置；步驟2)通過該裝置的可用的備用RB焊盤或者通過專用焊盤，監 測上電復位信號的發展，結果示于圖19;步驟3)如果P0R閾值電平為高，則返回到第一步驟，如果pore 閾值電平為低，則繼續下一步驟；步驟4 )在P0R電平為低時讀取VDDE電壓，^吏得該讀取電壓給出 測得的P0R閾值電壓(VTHmeas.)-測量P0R閾值電壓；步驟5 )基于測得的P0R閾值電壓(VTHmeas.)提取P0R閾值微調信息，其中 -向上微調VTHm鄉< VTHO + dVth/2-無微調VTH0-dVth/2 < VTHmeas < VTHO+dVth/2-向下微調VTHmeas > VTHO + dVth/2步驟6 )根據圖16的P0RI-GEN電路的可微調輸入分壓器中可實 施的最小微調電壓差值，取決于測得的P0R閾值電壓(VTHmeas.)和 目標P0R閾值電壓Vpore — TH+ (VTHO)之間的差值，微調下降或上升；步驟7 )燒熔所選擇的熔絲。
上述程序以流程圖的形式示于圖20。
在讀取測得的P0R閾值電壓之后，通過參考如圖21所示的表格可 以確定熔絲微調信息以獲得目標閾值電壓(VTH0)。在圖21中VTH0表 示P0R-TH+的目標閾值電壓；X表示燒熔熔絲；dVth表示POR閾值電 壓漂移的單位。被測試的實驗裝置的真實值示于圖22的表中。在圖22 中，X表示燒熔熔絲；并且，
VTHmeas=l.80V
=>使用微調向下一次
=>P0R閾值為約1. 70V。
權利要求
1.一種用于在上電時初始化數字集成電路的上電復位電路，包括第一上電復位信號發生器(PORE_GEN)，被提供外部施加的電源電壓(VDDE)，在外部電源電壓(VDDE)斜坡上升期間產生第一或外部上電復位信號(PORE)；參考電壓發生器(REF_GEN)，由所述外部施加的電源電壓(VDDE)供電，在被所述第一上電復位信號(PORE)使能時用于產生穩定的補償參考電壓(VREF_VDC)；降壓轉換器電路(VDC)，使用由所述參考電壓發生器產生的所述參考電壓(VREF_VDC)，將外部施加的電源電壓(VDDE)轉換為穩定的經調節的內部電源電壓(VDDI)；以及第二或內部上電復位信號發生器電路(PORI_GEN)，被供給所述穩定的經調節的內部電源電壓(VDDI)，并產生第二上電復位信號(PORI)，該第二上電復位信號(PORI)被傳輸到所述集成電路核心部分用于在上電時初始化所述核心部分，其特征在于所述第二內部上電復位信號發生器電路也具有使能裝置，用于使用所述第一上電復位信號(PORE)以及所述降壓轉換器電路(VDC)一起使能該發生器電路。
2. 權利要求l所述的上電復位電路，其特征在于所述第一上電復位 發生器(PORE —GEN)和所述第二上電復位信號發生器(PORI-GEN)包括 由有源電阻部分和無源電阻部分組成的輸入電源電壓的非線性分壓器構 成的第一部分(Parti)以及包含反相器型電平檢測器電路的第二部分(Part2)，其特征在于輸入反相器的輸出節點通過電容器(Cfd)電容性 耦合到所述電源節點以補償所述輸出節點的到地寄生電容，其中所述輸 入反相器的輸入節點連接到所述分壓器的中間節點。
3. 權利要求l所述的上電復位電路，其中所述第一上電復位信號發 生器(PORE —GEN)在分別用于所述裝置的兩個外部電源電壓額定值的兩 個相互排他的可選擇模塊中被復制，這兩個模塊都具有包括PMOS晶體管 的所述輸入電源電壓分壓器(Parti)的所述有源電阻部分，選擇用于所 述外部供電的裝置的低電源電壓模式的模塊具有包括串聯到P+擴散電阻 器的附加多晶硅電阻器的輸入分壓器(Parti)的所述無源部分，以及熔 絲裝置(Part3)用于將所述PMOS晶體管的控制柵極耦合到地(GND )， 以選擇高電源電壓模式，或者用于將所述PMOS晶體管的控制柵極耦合到 輸入電源電壓節點，以選擇低電源電壓模式。
4. 權利要求2所述的用于一裝置的上電復位電路，其中所述第二上 電復位信號發生器(P0RI-GEN)具有包括多個串聯連接元件的所述輸入 分壓器的所述有源電阻部分和所述無源電阻部分，在該裝置制作工藝的 EWS測試階段所述多個元件可以單獨地被相關的旁路熔絲裝置禁用以微 調動態響應和電流吸收特性。
5. —種包括根據權利要求4的上電復位電路的NAND型快閃存儲器 裝置。
全文摘要
一種用于在上電時初始化數字集成電路的上電復位電路，包括第一上電復位信號發生器(PORE_GEN)；參考電壓發生器(REF_GEN)；降壓轉換器電路(VDC)；以及第二內部上電復位信號發生器電路(PORI_GEN)。該第二內部上電復位信號發生器電路具有使能裝置，也用于使用所述第一上電復位信號(PORE)與所述降壓轉換器電路(VDC)一起使能該第二內部上電復位信號發生器電路。熔絲裝置允許用于可選擇支持的外部電源電壓的兩個復位發生器的動態響應。
文檔編號G06F1/24GK101114827SQ200710137120
公開日2008年1月30日 申請日期2007年7月30日 優先權日2006年7月28日
發明者D·宣, J·穆拉蒂, T·姜 申請人:意法半導體股份有限公司;意法半導體亞太私人有限公司;海力士半導體有限公司