專利名稱：在多模總線的多引腳傳輸數據的方法及裝置的制作方法
技術領域：
本發明涉及串行外設接口(SPI)總線，其具有數據輸出引腳以及數 據輸入引腳。
背景技術：
例如串行外設接口的串行接口比并行接口傳統上具有一優點，即 串行外設接口具有較簡單的連接方式。此外，隨著時鐘速度日益增加， 并行接口在傳輸速度上的優點也變得越來越不重要。然而，在速度與 簡易性皆很重要的應用中，仍是希望能繼續使用標準的串行外設接口 (SPI)總線，而同時又能增加其傳輸速度。
發明內容
本發明的一個目的在于提供一種集成電路，其具有在集成電路與 另一集成電路之間傳輸數據的總線。此總線具有多個引腳以及多個操 作模式。此引腳包含第一數據通訊引腳，以在該總線上進行通訊、第 二數據通訊引腳，以在該總線上進行通訊、芯片選擇引腳，以指示在 該集成電路與另一集成電路之間是否正在進行通訊、以及時鐘引腳用 以在該總線上提供時鐘。此選擇性操作模式，包含第一模式，在其中 該第一數據通訊引腳與該第二數據通訊引腳以相反方向在該集成電 路與另一集成電路之間進行通訊，以及第二模式，在其中該第一數據 通訊引腳與該第二數據通訊引腳以相同方向在該集成電路與另一集
成電路之間進行通訊。因為此通訊選擇性地發生，所以此操作模式包 含至少第一及第二操作模式。在許多實施例中，在至少一個操作模式 (例如第一操作模式或是第二操作模式)，此數據通訊引腳以自該集成 電路至另一集成電路，及/或自另一集成電路至該集成電路的方向進 行數據通訊。
在某些實施例中，此總線使用多余周期以補償另一集成電路的延 遲。在某些實施例中，此總線根據串行外設接口標準。
在不同的實施例中，此集成電路是主集成電路或是從集成電路。
在某些主集成電路的實施例中，多個引腳包括多個芯片選擇引 腳，每一該多個芯片選擇引腳指示在該主集成電路與一個別的從集成 電路之間是否正在進行通訊。
在某些從集成電路的實施例中，該芯片選擇引腳指示在該主集成 電路與該從集成電路之間是否正在進行通訊。
在某些實施例中，此集成電路還包含存儲器中。
本發明的另一目的在于提供一種在一集成電路與另一集成電路 之間進行數據傳輸的方法，包含下列步驟
經由時鐘引腳提供時鐘給在該集成電路與另一集成電路之間傳 輸數據的總線。
傳輸芯片選擇信號以指示在該集成電路與另一集成電路之間是 否正在進行數據傳輸。
選擇性地在多個模式之一傳輸該數據，該多個模式至少包含第一 模式及第二模式；其中在該第一模式中第一數據傳輸引腳與第二數據 傳輸引腳以相反方向在該集成電路與另一集成電路之間進行傳輸；且 在該第二模式中該第一數據傳輸引腳與該第二數據傳輸引腳以相同 方向在該集成電路與另一集成電路之間進行傳輸。
其他的實施例在下文中描述。
本發明的又一目的在于提供一種在集成電路之間進行數據傳輸 的裝置，包含
時鐘功能裝置，以提供時鐘給在一集成電路與另一集成電路之間 傳輸數據的的總線。
傳輸芯片選擇信號功能裝置，以指示在該集成電路與另一集成電 路之間是否正在進行數據傳輸。
選擇性地在至少包含第一模式及第二模式中的一個傳輸數據功 能裝置，其中在該第一模式中第一數據傳輸引腳與第二數據傳輸引腳 以相反方向在該集成電路與另一集成電路之間進行傳輸；且在該第二 模式中該第一數據傳輸引腳與該第二數據傳輸引腳以相同方向在該 集成電路與另 一集成電路之間進行傳輸。
其他的實施例在下文描述，例如此總線根據串行外設接口標準。
圖1示出根據本發明的一實施例的具有主及從集成電路的串行 外設接口(SPI)配置。
圖2為串行外設接口(SPI)集成電路的讀取時鐘示意圖，其具有許 多多余周期以補償從集成電路的延遲。
圖3為串行外設接口(SPI)集成電路的讀取時鐘示意圖，其具有比 圖2更多的多余周期以補償從集成電路的較長延遲。
圖4為串行外設接口(SPI)集成電路的的操作模式流程圖，其使用 單一引腳來傳輸數據。
圖5為串行外設接口(SPI庫成電路的操作模式流程圖，其使用多
個引腳來傳輸數據。
圖6為串行外設接口(SPI)集成電路的傳送數據的時鐘示意圖，其 使用多個弓I腳以及兩倍速(DDR)傳送數據。
圖7為串行外設接口 (SPI)集成電路的傳送數據的時鐘示意圖，其 使用多個引腳以及僅在主從之間的一個方向上利用兩倍速(DDR)傳
送數據。
圖8為串行外設接口(SPI庫成電路的傳送數據的時鐘示意圖，其 使用多個引腳以及僅在主從之間的一個方向上利用兩倍速率(DDR) 傳送數據，具體而言是與圖7相反的方向。
圖9為根據本發明一實施例的包含非易失存儲陣列的串行外設 接口 (SPI)集成電路的示例框圖
主要元件符號說明
110主集成電路
100、 101、 102從集成電路
cs#芯片選擇
SCK串行時鐘
MSI主數據輸入
SI從數據輸入
SO從數據輸出
10輸入及輸出引腳
900非易失存儲陣列
901列解碼器
902字線
903行解碼器
904位線
905總線
907數據總線
906感應放大器/數據輸入結構
908偏壓安排供應電壓
909偏壓安排狀態機
911數據輸入線
915數據輸出線
950集成電路
具體實施例方式
圖1為具有主與從集成電路實施例的串行外設接口(SPI)配置示意圖。
此串行外設接口(SPI)總線是串行接口，具有以下的信號串行時 鐘(SCK);主數據輸出或從數據輸入(MDO/SI);主數據輸入或從數據
輸出(MDI/SO);以及芯片選擇(CS力。許多串行外設接口(SPI)的實施
例具有兩個配置位，時鐘極性(CPOL)及時鐘相位(CPHA)。因為串行 時鐘(SCK)具有獨立的時鐘信號，其是作為此串行外設接口(SPI)數據 的專用時鐘，所以此串行外設接口(SPI)是一個同步接口，即其不會將 時鐘信號包含于數據流本身之中。
時鐘極性(CPOL)決定此位移時鐘閑置狀態是低電平(CPOL^0)或 是高電平(CPOL-l)。時鐘相位(CPHA)決定數據在哪一個時鐘沿被位 移進出(CPHA-O時，MO/SI數據在下降沿被位移出，而CPHA-1時， MO/SI數據在上升沿被位移進入)。因為每一位具有兩個狀態，如此 可以允許四個不同的組合。兩個串行外設接口(SPI)元件使用相同的時 鐘極性與相位設定彼此互相通信。
四個時鐘極性與相位設定中的兩個允許此串行外設接口 (SPI)與 不同的微帶線元件通信，反之亦然。微帶線為串行外設接口(SPI)的子 集，且其是串行外設接口(SPI)的實施例。此微帶線協定具有以下的固 定的時鐘極性與相位SI(數據位移進入)在此串行時鐘的上升沿被鎖 定，且SO(數據位移出)在此串行時鐘的下降沿被改變。假如并沒有 數據被傳送，串行時鐘總是在低電平。
串行外設接口(SPI)的一實施例修改SI和SO引腳以進行更高速 存取的操作。并不再將輸入SI引腳僅專門作為指令/位址輸入，且不 再僅將輸出SO弓l腳專門作為數據/狀態輸出，而是將SI和SO引腳 兩者同時作為輸入或是同時作為輸出。在指令/位址輸入相位時，SI
和SO引腳兩者同時都作為輸入引腳且自主元件接收輸入數據。而在
數據/狀態輸出相位時，si和so引腳兩者同時都作為輸出引腳且傳 送數據至主元件。因為此SI和so引腳可以被用作為輸入及輸出引 腳之用，在此處其被分別稱為SI/SIO0和SI/SI01。在此兩個輸入輸
出引腳的情況下，此操作指令的效率與傳統僅使用輸入si引腳作為 指令/位址輸入，而僅將輸出so引腳作為數據/狀態輸出相比，其具
有效率增加為兩倍的優點。
圖1顯示串行外設接口(SPI)配置，其具有電連接至三個從集成電 路元件100、 101和102的主集成電路元件110。此主元件110的芯 片選擇引腳為CS#0、CS#1和CS^，且分別電連接至各別從元件100、101和102的芯片選擇引腳CS#。此主元件110的串行時鐘(SCK)引 腳電連接至從元件100、 101和102的串行時鐘(SCK)引腳。此主元件 110的SI/SIO0(MSI/SIO0))引腳電連接至從元件100、 101和102的 SI/SIO0引腳。而此主元件110的SO/SI01(MSI/SI01)引腳電連接至 從元件100、 101和102的SO/SIOl引腳。在此配置下，此主集成電 路元件的MSIO0和MSIOl引腳以及此從集成電路元件的SI/SIO0和 SO/SIOl引腳為雙向輸入/輸出引腳。在指令輸入相位時，MSIO0和 MSIOl引腳作為主元件輸出引腳，而此SI/SIO0和SO/SIOl引腳作 為特定從元件的輸入。相反地，在數據輸出相位時，此SI/SIO0和 SO/SIOl引腳作為特定從元件的輸出引腳，而MSIOO和MSIOl引腳 作為主元件輸入。
圖2為串行外設接口(SPI)集成電路的讀取時鐘示意圖，其具有許
多多余周期以補償從集成電路的延遲。
在元件選擇信號(CS^在下降沿發出之后，8位指令被傳送且由 SI弓I腳接收以使能此兩個輸入/輸出弓I腳進行相同方向的輸入輸出操 作。此位址在串行時鐘(SCK)的上升/下降沿被鎖定，且位址數據在每 一次串行時鐘(SCK)的上升/下降沿位移兩個位，在兩個輸入/輸出弓I 腳，即SI/SIO0和SO/SIOl間交錯進行。此位址的第一和第二位由此 主元件的MSIO0和MSIOl引腳傳送，而由此從元件的SI/SIO0和 SO/SIOl引腳同時接收。因此，位址位經由SI/SIO0和SO/SIOl引腳 一次傳遞2位。位址位持續地被傳送與接收直到24位位址傳送被完 成為止。根據串行時鐘(SCK)的頻率，某些特定數目N=0、 0.5、 1、 1.5、 2、 2.5等的多余周期可以在位址的最后一位與輸出數據的第一 位之間被插入。此多余周期被用于從元件的內部運作。例如在4位的 多余周期被插入之后，此數據開始于此多余周期結束之后在串行時鐘 (SCK)的上升/下降沿位移出來。此數據每一次由SI/SIO0和SO/SIOl 引腳位移出2位。此一位組的數據僅需4個時鐘上升/下降沿就可以 被位移出。此2位輸出利用此串行外設接口(SPI)總線兩個引腳所產生 的高效率數據輸出的優點。與較簡單的串行外設接口(SPI)比較，此串 行外設接口(SPI)具有兩倍數據輸出效率以及較短的位址位輸入時間。
高效率接口增加了系統存取時間效率，以及在從元件操作等待時改善 了整體系統性能。
圖3為串行外設接口(SPI)集成電路的讀取時鐘示意圖，其具有比 圖2更多的多余周期以補償從集成電路的較長延遲。
圖中顯示具有8位假時鐘周期的數據傳輸。需要較大數目的多余 周期以配合從元件的內部運作，例如當從元件的內部運作較慢時，或 是當此串行時鐘(SCK)的頻率高于利用較少多余周期運作的串行時鐘 (SCK)時，例如圖2中所顯示的四個位多余周期。多余周期的數目取 決于串行時鐘(SCK)的頻率。在其他的實施例中，不同于8位的多余 周期被使用，例如超過8位或是少于8位。
圖4為串行外設接口(SPI)集成電路的操作模式流程圖，其使用單 一引腳(應加上即當成1位執行才與圖中相符)來傳輸數據。
在步驟402，芯片選擇信號(CS弁)為低電平。在步驟404,與此使 用單一串行外設接口(SPI)引腳來傳輸數據相關的讀取指令編程碼被 送出。在步驟406，此24位位址被送至單一引腳來傳輸數據。在步 驟408，等待8位多余周期。在步驟410，數據被儲存于此單一引腳 傳輸數據所指定的位址。在步驟412，芯片選擇信號(CS弁)變為高電平， 這改變可以隨時于步驟410中發生。
圖5為串行外設接口(SPI)集成電路的操作模式流程圖，其使用多 個引腳來傳輸數據，且一定數目的多余周期于傳送位址之后和數據被 儲存于此位址之前被插入。
在步驟502，芯片選擇信號(CS司為低電平。在步驟504，與此使 用兩個串行外設接口(SPI)引腳來傳輸數據相關的讀取指令編程碼被 送出。在步驟506，此24位位址被交錯送至此兩個引腳來傳輸數據。 在步驟508，等待8位多余周期。在步驟510，數據被儲存于此兩個 引腳傳輸數據所指定的位址。在步驟512，芯片選擇信號(CS"變為高 電平，此改變可以隨時于步驟510中發生。
圖6為串行外設接口(SPI)集成電路的傳送數據的時鐘示意圖，其 使用多個引腳以及兩倍速(DDR)傳送數據。
不論是自主集成電路傳送至從集成電路的位址，以及由此位址所
儲存的回傳數據自從集成電路回傳至主集成電路，兩者皆以兩倍速
(DDR)傳輸。在兩個方向上，兩個引腳被用來交錯傳輸數據，因此增 加了傳輸速度。在另一實施例中，使用單一引腳而不是兩個引腳來傳 輸數據。
圖7為串行外設接口(SPI)集成電路的傳送數據的時鐘示意圖，其 使用多個引腳以及僅在主從之間的 一個方向上利用兩倍速(DDR)傳 送數據。
自主集成電路傳送至從集成電路的位址并沒有以兩倍速(DDR) 傳輸。而由此位址所儲存的數據自從集成電路回傳至主集成電路，則 是以兩倍速(DDR)傳輸。在兩個方向上，兩個引腳被用來交錯傳輸數 據，因此增加了傳輸速度。在另一實施例中，使用單一引腳而不是兩 個引腳來傳輸數據。
圖8為串行外設接口(SPI傳成電路的傳送數據的時鐘示意圖，其 使用多個引腳以及僅在主從之間的一個方向上利用兩倍速(DDR)傳 送數據，具體而言是與圖7相反的方向。
自主集成電路傳送至從集成電路的位址以兩倍速(DDR)傳輸。而
由此位址所儲存的數據自從集成電路回傳至主集成電路，則不是以兩 倍速(DDR)傳輸。在兩個方向上，兩個引腳被用來交錯傳輸數據，因 此增加了傳輸速度。在另一實施例中，使用單一引腳而不是兩個引腳 來傳輸數據。
圖9為根據本發明一實施例的包含非易失存儲陣列的串行外設 接口(SPI)集成電路的示例框圖。
此集成電路950包括在半導體襯底上使用電荷陷獲結構非易失 存儲單元，例如浮動柵極、電荷陷獲或是電阻元件(如相變化)所構成 的存儲陣列900。此存儲單元陣列900可以是單獨的存儲單元、交錯 形成陣列或是在多個陣列中交錯。列解碼器901連接于在該存儲陣列 900中成列排列的多個字線902，行解碼器903連接至在該存儲陣列 900中成行排列的多條位線904。在總線905上提供位址到行解碼器 903與列解碼器901。在塊906中感測放大器與數據輸入結構通過數 據總線907而連接至該行解碼器903，通過該數據輸入線911從在該
集成電路950上的輸入/輸出端提供數據，或從其它在集成電路950 內部或外部數據源提供數據到區塊906的數據輸入結構。在區塊906 中通過該數據輸出線915從該些感測放大器提供數據至集成電路950 上的輸入/輸出端，或提供數據至在集成電路950內部或外部的其他 些數據目的地。偏壓安排狀態機909控制偏壓安排供應電壓908的應 用，例如擦除確認及編程確認電壓，與編程、擦除和讀取此存儲單元 的安排，例如具有兩倍速時鐘及/或并行交錯使用此兩個串行外設接 口(SPI)傳輸引腳。
在本發明己參考上述較佳實施例與例示公開，需了解的是，該些 實施例與例示僅為例示性的而為非用以限制本發明，對于本領域的技 術人員而言，可輕易地實現各種的修改與結合，而該些修改與結合應 落于本發明的精神與及下列權利要求所限定的范圍中。
權利要求
1.一種集成電路，包含總線，用以在該集成電路與另一集成電路之間進行通訊，包含多個引腳，包含第一數據通訊引腳，以在該總線上進行通訊；第二數據通訊引腳，以在該總線上進行通訊；芯片選擇引腳，以指示在該集成電路與另一集成電路之間是否正在進行通訊；以及時鐘引腳；模式控制電路，以控制至少該第一數據通訊引腳及該第二數據通訊引腳來選擇性地在多個模式之一操作，包含第一模式，在其中該第一數據通訊引腳與該第二數據通訊引腳以相反方向在該集成電路與另一集成電路之間進行通訊；第二模式，在其中該第一數據通訊引腳與該第二數據通訊引腳以相同方向在該集成電路與另一集成電路之間進行通訊。
2. 如權利要求1所述的集成電路，其中該總線使用多余周期以補 償另一集成電路的延遲。
3. 如權利要求1所述的集成電路，其中該總線根據串行外設接口 標準。
4. 如權利要求1所述的集成電路，其中該集成電路是主集成電路。
5. 如權利要求1所述的集成電路，其中該集成電路是主集成電路， 且該多個引腳包括多個芯片選擇引腳，每一該多個芯片選擇引腳指示 在該主集成電路與 一個別的從集成電路之間是否正在進行通訊。
6. 如權利要求1所述的集成電路，其中該另一集成電路是從集 成電路。
7. 如權利要求1所述的集成電路，其中該另一集成電路是從集成 電路，且該芯片選擇引腳指示在該主集成電路與該從集成電路之間是 否正在進行通訊。
8. 如權利要求1所述的集成電路，其中在該第二模式中，該第一 數據通訊引腳與該第二數據通訊引腳以自該集成電路至另一集成電 路的方向進行通訊。
9. 如權利要求1所述的集成電路，其中在該第二模式中，該第一 數據通訊引腳與該第二數據通訊引腳以自另一集成電路至該集成電 路的方向進行通訊。
10. 如權利要求1所述的集成電路，還包含 存儲器。
11. 一種在一集成電路與另一集成電路之間進行數據傳輸的方法，包含經由時鐘引腳提供時鐘給在該集成電路與另一集成電路之間傳輸數據的總線；傳輸芯片選擇信號以指示在該集成電路與另一集成電路之間是否正在進行數據傳輸；以及選擇性地在多個模式之一傳輸該數據，該多個模式至少包含第一 模式及第二模式；其中在該第一模式中第一數據傳輸引腳與第二數據 傳輸引腳以相反方向在該集成電路與另一集成電路之間進行傳輸；且 在該第二模式中該第一數據傳輸引腳與該第二數據傳輸引腳以相同 方向在該集成電路與另一集成電路之間進行傳輸。
12. 如權利要求11所述的方法，還包含- 該總線使用多余周期以補償另一集成電路的延遲。
13. 如權利要求11所述的方法，其中該總線根據串行外設接口標準。
14. 如權利要求11所述的方法，其中該集成電路是主集成電路。
15. 如權利要求11所述的方法，還包含傳輸多個芯片選擇信號，每一該芯片選擇信號指示在該主集成電 路與一個別的從集成電路之間是否正在數據傳輸。
16. 如權利要求11所述的方法，其中該另一集成電路是從集成電路。
17. 如權利要求11所述的方法，其中在該第二模式中，該數據傳 輸自該集成電路至另 一集成電路的方向進行。
18. 如權利要求11所述的方法，其中在該第二模式中，該數據傳 輸自另 一集成電路至該集成電路的方向進行。
19. 如權利要求11所述的方法，還包含--在該集成電路內的存儲器與該總線之間進行該數據傳輸。
20. —種在集成電路之間進行數據傳輸的裝置，包含-時鐘功能裝置，以提供時鐘給在一集成電路與另一集成電路之間傳輸數據的總線；傳輸芯片選擇信號功能裝置，以指示在該集成電路與另一集成電 路之間是否正在進行數據傳輸；以及選擇性地在至少包含第一模式及第二模式之一傳輸數據功能裝 置，其中在該第一模式中第一數據傳輸引腳與第二數據傳輸引腳以相 反方向在該集成電路與另一集成電路之間進行傳輸；且在該第二模式 中該第一數據傳輸引腳與該第二數據傳輸引腳以相同方向在該集成 電路與另一集成電路之間進行傳輸。
21.如權利要求20所述的裝置，其中該總線根據串行外設接口標準。
全文摘要
本發明提供許多不同的實施例以增加在多模總線上的許多引腳上同一方向進行數據傳輸的傳輸速度。此總線具有在此總線上傳輸的多個數據傳輸引腳。此總線也具有芯片選擇引腳，以指示在該集成電路與另一集成電路之間是否正在進行通訊。此總線還具有時鐘引腳。此總線還具有模式控制電路。在一模式下，兩個數據傳輸引腳以相反方向在該集成電路與另一集成電路之間進行傳輸。在另一模式下，兩個數據傳輸引腳以相同方向在該集成電路與另一集成電路之間進行傳輸。在某些實施例中，此總線根據串行外設接口標準。在許多實施例中，數據自該集成電路傳輸至另一集成電路，或是自另一集成電路傳輸至該集成電路。
文檔編號G06F13/40GK101174253SQ20071010655
公開日2008年5月7日 申請日期2007年6月1日 優先權日2006年6月2日
發明者張坤龍, 李俊毅, 洪俊雄, 郭玉蘭 申請人:旺宏電子股份有限公司