專利名稱：具有多媒體和網絡處理功能的SoC芯片的制作方法
技術領域：
本實用新型屬于具有圖象壓縮和網絡遠程傳輸功能的芯片，特別涉及一種采用片上系統(System On Chip，縮寫為SoC)集成設計技術開發的SoC芯片。
背景技術：
多媒體技術與網絡技術的有機結合滿足信息化社會人們對各種信息的大量需求。網絡多媒體技術的迅速發展，加速了多種網絡多媒體技術的應用，如視頻會議系統、數字視頻監控系統、多媒體電子郵件、視頻點播(VOD)、遠程多媒體數據庫等。隨著微處理器技術的發展和嵌入式操作系統的日益廣泛的應用，嵌入式系統以其高速響應、高度自動化、功能易于擴展等獨特優勢已成為計算機工業新的增長熱點。
目前嵌入式多媒體系統最常用的硬件方案是CPU加上一個DSP構成核心處理芯片，其中DSP完成語音編解碼、視頻解壓縮等算法，CPU完成高層的協議管理和控制功能，CODEC、SLIC等外部物理接口芯片完成通信線路的的連接，外部存儲器芯片用于存放程序和數據。上述多芯片結構既影響系統運行的可靠性，也給使用帶來不便。由于嵌入式多媒體系統的大量出現，現在已經有TI、Philips、WINDSPEED、ST等多家公司推出芯片組或單芯片來實現圖象壓縮和網絡遠程傳輸，但所推出的芯片組或單芯片價格較高。
發明內容
本實用新型的目的在于克服現有技術的不足，提供一種具有多媒體和網絡處理功能的SoC芯片，此種芯片兼具圖象壓縮和網絡遠程傳輸功能，不僅構成的系統可靠性高，而且性價比高。
本實用新型所述SoC芯片提供軟核和固核兩種方式，對于軟核采用verilog HDL語言描述和設計系統，對軟核進行資源、速度、時序、功耗等方面的優化，最后形成IP固核。如果用戶需要硬核方式，可采用altera公司的hardcopy工藝方法，提供類似硬核的SOC芯片。該芯片置有與internet連接的網絡接口、存儲器控制器、圖像解碼編碼器和具有數字信號處理和JTAG實時調試功能的嵌入式CPU核，上述器件和電路均通過片內Wishbone總線相互連接，并受嵌入式CPU核的控制與調度。
為了擴充其功能，還可增置用于實現無CPU干預的高速數據傳送的DMA控制器、音頻接口、視頻接口、串行接口、Flash控制器、PCI接口、1553B控制器、SPI控制器、PIO接口，上述器件和電路均通過片內Wishbone總線相互連接，并受嵌入式CPU核的控制與調度。
本實用新型以現場可編程門陣列芯片為基礎芯片，所述嵌入式CPU核以openrisc1200開源CPU為基礎，改進和優化其5級整數流水線性能，增加DSP專用指令，增加H.264編解碼硬件加速器，增加JTAG實時調試功能，增強openrisc1200的指令抗干擾能力，并開發和集成多種外設IP以構成實用系統。其中，嵌入式CPU核的算術邏輯單元利用現場可編程門陣列芯片中內置的硬件乘法器優化DSP類指令中的乘法操作。
圖像解碼編碼的標準有多種，為了提高圖像的壓縮比和壓縮后圖象質量，選用了H.264圖像解碼編碼標準，并設計了支持H.264標準的圖像解碼編碼器。
本實用新型具有以下有益效果1、片內總線采用wishbone總線，便于設計，它的信號十分直接，如果需要可以很容易被其它接口所采用；Wishbone總線完全公開、完全免費，易于推廣。
2、嵌入式CPU以openrisc1200原型進行優化和改進，而openrisc1200開源CPU性價比很高，并已有成功的商業應用，因此，采用對openrisc1200 CPU的改進來設計本芯片的嵌入式CPU，使CPU的可靠性得到更好地保障。
3、本實用新型所述SOC芯片開發和集成了多種外設IP，可以構成完整的實用系統。
4、本實用新型所述SOC芯片提供軟核和固核兩種方式，對軟核進行資源、速度、時序、功耗等方面的優化，最后形成IP固核，可以達到更佳的性價比，5、由于選用了H.264圖像解碼編碼標準，并設計了支持H.264標準的圖像解碼編碼器，因而提高了多媒體圖像的壓縮比和壓縮后的圖象質量。
6.相對于多芯片結構，本實用新型所述SOC芯片系統運行更可靠，使用更方便。
圖1是本實用新型所述具有多媒體和網絡處理功能的SoC芯片的一種結構示意圖；圖2是本實用新型所述具有多媒體和網絡處理功能的SoC芯片的又一種結構示意圖；圖3是嵌入式CPU核的一種結構示意圖；圖4是本實用新型所述SoC芯片在外設A和外設B之間進行DMA傳輸的示意圖。
圖中，1-Wishbone總線、2-網絡接口、3-嵌入式CPU核、4-存儲器控制器、5-圖像解碼編碼器、6-DMA控制器、7-音頻接口、8-視頻接口、9-串行接口、10-Flash控制器、11-PCI接口、12-1553B控制器、13-SPI控制器、14-PIO接口。
具體實施方式
實施例1本實施例所述SoC芯片以現場可編程門陣列芯片(FPGA)為基礎芯片，采用片上系統集成方法制備，FPGA芯片可以采用美國altera公司的Cyclone、CycloneII芯片(如EP1C20、EP2C35)，或美國xilinx、lattice公司生產的的芯片。
本實施例所述SoC芯片的結構如圖1所示，置有與internet連接的網絡接口2、存儲器控制器4、圖像解碼編碼器5和具有數字信號處理和JTAG實時調試功能的嵌入式CPU核3；圖像解碼編碼器5符合H.264標準，片內總線選用Wishbone總線，上述器件和電路均通過片內Wishbone總線1相互連接，并受嵌入式CPU核3的控制與調度。其圖像解碼編碼器5實現對視頻信號的壓縮和解壓縮，網絡接口實現數據的遠程傳送，存儲器控制器4控制外部存儲器的讀寫時序。
嵌入式CPU核3在openrisc1200開源CPU的基礎上改進而成，改進之處為優化5級整數流水線性能，增加DSP專用指令，增加H.264編解碼硬件加速器，增加JTAG實時調試功能，增強openrisc1200的指令抗干擾能力，開發和集成多種外設IP以構成實用系統。其中，嵌入式CPU核的算術邏輯單元利用現場可編程門陣列芯片中內置的硬件乘法器優化DSP類指令中的乘法操作。嵌入式CPU核的結構如圖3所示，圖中包括指令緩存和數據緩存，指令存儲器管理單元和數據存儲器管理單元，大大提高了指令和數據的處理效率；嵌入式CPU核3作為wishbone總線的主端口，其通過系統總線接口控制各種片內或片外部件；嵌入式CPU核3內置的定時器可以產生周期性中斷信號，以滿足操作系統的時間調度要求；嵌入式CPU核3內置的調試接口符合JTAG標準，為芯片提供一種低成本的在線調試手段。
實施例2本實施例所述SoC芯片的結構如圖2所示，與實施例1不同之處是增設了用于實現無CPU干預的高速數據傳送的DMA控制器6、音頻接口7、視頻接口8、串行接口9、Flash控制器10、PCI接口11、1553B控制器12、SPI控制器13和PIO接口14，上述器件和電路均通過片內Wishbone總線1相互連接，并受嵌入式CPU核3的控制與調度。其PCI接口11，用于連接PCI設備，實現該SOC芯片和計算機PCI總線的數據傳輸；1553B總線廣泛使用在航空測試設備和儀器上，通過該SOC芯片的1553B控制器12，可以方便快捷的連接各種符合1553B總線規范的測試設備，便于組成多功能的自動測試系統。該系統還在Wishbone總線上實現了一些標準的通用的接口和控制器，比如可編程輸入輸出接口PIO 14和SPI控制器13，其中PIO接口可用于實現對用戶自定義邏輯的控制，SPI控制器可以控制相應接口連接符合SPI規范的片內或片外部件。
其中音頻接口7、視頻接口8和串行接口9都可以通過DMA方式進行傳輸，這樣可以大大提高數據的吞吐量和提高嵌入式CPU核3的工作效率。DMA控制器6有一個從端口和兩個主端口，其中一個主端口用于和外設A完成數據傳輸，另一個主端口用于和外設B完成數據傳輸，還有一個從端口用于和嵌入式CPU核3進行通信，使得嵌入式CPU核可以通過該從端口對DMA進行控制和管理。該DMA控制器內部主要包括六個寄存器兩個起始地址寄存器，兩個地址增量寄存器，一個傳輸模式寄存器和一個傳輸長度寄存器。其中起始地址寄存器用于保存DMA方式數據傳輸的起始地址，地址增量寄存器用于設置地址增量(該地址增量寄存器是以字節為單位，因此可以選擇1，2，4，其分別對應8位，16位和32位的數據傳輸)。下面結合圖4說明本實施例所述SoC芯片如何通過DMA方式在外設A和外設B之間進行數據傳輸(假設數據由外設B傳至外設A)首先，嵌入式CPU核3通過它的一個主端口(圖中未標出)向DMA控制器6的從端口發起通信，對DMA控制器中的起始地址寄存器、地址增量寄存器、傳輸模式寄存器和傳輸長度寄存器進行相應的設置；完成對DMA控制器的配置后，嵌入式CPU核3啟動DMA控制器6工作；然后DMA控制器6在無需嵌入式CPU核3干預下，按照起始地址寄存器中的設置從外設B的指定地址讀取數據，將讀取的數據傳至DMA控制器中的FIFO(first input first output memory)，然后DMA控制器6通過其與外設A相連的主端口將FIFO中的數據傳送至外設A，數據傳輸過程中，地址增量和傳送數據長度分別由地址增量寄存器和傳輸長度寄存器進行控制。傳輸完成后，DMA控制器6通過中斷請求信號向嵌入式CPU核3發出中斷請求，表示已經完成一次DMA傳輸，并釋放對外設或存儲器的總線控制權。然后，嵌入式CPU核3響應來自DMA控制器6的中斷請求，對中斷請求進行處理。至此，完成一次正常的DMA傳輸。
本實用新型的具體結構不限于上述實施例，可以根據用戶的需要置入電子器件、模塊和電路。
權利要求1.一種具有多媒體和網絡處理功能的SoC芯片，其特征在于所述芯片置有與internet連接的網絡接口(2)、存儲器控制器(4)、圖像解碼編碼器(5)和嵌入式CPU核(3)，上述器件和電路均通過片內Wishbone總線(1)相互連接，并受嵌入式CPU核(3)的控制與調度。
2.根據權利要求1所述的具有多媒體和網絡處理功能的SoC芯片，其特征在于所述芯片還置有用于實現無CPU干預的高速數據傳送的DMA控制器(6)、音頻接口(7)、視頻接口(8)、串行接口(9)、Flash控制器(10)、PCI接口(11)、1553B控制器(12)、SPI控制器(13)、PIO接口(14)，上述器件和電路均通過片內Wishbone總線(1)相互連接，并受嵌入式CPU核(3)的控制與調度。
3.根據權利要求1或2所述的具有多媒體和網絡處理功能的SoC芯片，其特征在于以現場可編程門陣列芯片為基礎芯片，嵌入式CPU核(3)的算術邏輯單元利用現場可編程門陣列芯片中內置的硬件乘法器優化DSP類指令中的乘法操作。
4.根據權利要求1或2所述的具有多媒體和網絡處理功能的SoC芯片，其特征在于圖像解碼編碼器(5)為符合H.264標準的圖像解碼編碼器。
5.根據權利要求3所述的具有多媒體和網絡處理功能的SoC芯片，其特征在于圖像解碼編碼器(5)為符合H.264標準的圖像解碼編碼器。
專利摘要一種具有多媒體和網絡處理功能的SoC芯片，置有與internet連接的網絡接口、存儲器控制器、圖像解碼編碼器和嵌入式CPU核，上述器件和電路均通過片內Wishbone總線相互連接，并受嵌入式CPU核的控制與調度。還可以增置用于實現無CPU干預的高速數據傳送的DMA控制器、音頻接口、視頻接口、串行接口、Flash控制器、PCI接口、1553B控制器、SPI控制器和PIO接口，以擴充芯片的功能。相對于多芯片結構，此種SOC芯片系統運行更可靠，使用更方便。
文檔編號G06F13/40GK2886683SQ20062003383
公開日2007年4月4日 申請日期2006年4月17日 優先權日2006年4月17日
發明者植涌, 王勇, 茍旭, 孫曼 申請人:四川大學