專利名稱：內嵌式系統與其控制方法
技術領域：
本發明是有關于一種內嵌式系統，且特別有關于一種用以彌補設置時間違規(Setup Time Violation)的內嵌式系統。
背景技術：
內嵌式系統典型上包括快閃式存儲器以儲存數據與程序代碼，譬如是序列快閃式存儲器(Serial flash)或平行快閃式存儲器(Parallel Flash)。一內嵌式系統需要多個接腳(Pin)(地址接腳、數據接腳，以及控制接腳)以存取一平行快閃式存儲器。而存取序列快閃式存儲器則需要較少接腳。然而，序列快閃式存儲器的數據比率卻日益遞增，從而導致不同信號的設置時間極度重要且敏感。
發明內容
本發明的主要目的在于提供一種內嵌式系統，該內嵌式系統可用以彌補設置時間違規。此內嵌式系統包括一序列快閃式存儲器以及一存取電路。該序列快閃式存儲器還包括一輸入接腳及一輸出接腳。該存取電路還包括一處理器、一平行至序列移位寄存器、一序列快閃式存儲器控制器，以及一時間彌補器。該輸入接腳是接收一經調整的輸入信號，而該輸出接腳是送出一輸出或輸入信號。該存取電路耦合至該序列快閃式存儲器以存取該序列快閃式存儲器。該處理器是控制該存取電路的操作。該序列快閃式存儲器控制器是激活該存取電路的一操作時鐘信號。該時間彌補器是通過參考該操作時鐘信號以彌補該輸出或輸入信號的一時序。該平行至序列移位寄存器是將數據由平行型式轉換為序列型式。其中該經調整的輸入信號是由該存取電路加以調整并由該存取電路轉移至該序列快閃式存儲器。
本發明的另一目的在于提供一種內嵌式系統，該內嵌式系統可用以調整時間。此內嵌式系統包括一序列快閃式存儲器以及一存取電路。該序列快閃式存儲器還包括一第一輸入接腳、一第二輸入接腳，以及一輸出接腳。該存取電路還包括一處理器、一平行至序列移位寄存器、一序列快閃式存儲器控制器，一第一時間調整器，以及一第二時間調整器。該第一輸入接腳是接收一經調整的操作時鐘信號。該第二輸入接腳是接收一經調整的輸入信號，而該輸出接腳是送出一輸出或輸入信號。該存取電路耦合至該序列快閃式存儲器以存取該序列快閃式存儲器。該處理器是控制該存取電路的操作。該序列快閃式存儲器控制器是激活該存取電路的一操作時鐘信號。該第一時間調整器是調整該操作時鐘信號的時序以產生該經調整的操作時鐘信號。該第二時間調整器是調整一輸入信號的時序以產生該經調整的輸入信號。該平行至序列移位寄存器是將數據由平行型式轉換為序列型式。
本發明的另一目的在于提供一種控制一內嵌式系統的方法。該方法包括接收一經調整的輸入信號，傳送一輸出或輸入信號，激活一操作時鐘信號，通過參考該操作時鐘信號以彌補該輸入信號的時序，以及將數據由平行型式轉換為序列型式或由序列型式轉換為平行型式。
本發明的另一目的在于提供一種控制一內嵌式系統的方法。該方法包括接收一經調整的操作時鐘信號，接收一經調整的輸入信號，傳送一輸出或輸入信號，激活一存取電路的一操作時鐘信號，調整該操作時鐘信號的時序以產生該經調整的操作時鐘信號，調整一輸入信號的時序以產生該經調整的輸入信號，以及將數據由平行型式轉換為序列型式或由序列型式轉換為平行型式。
通過本發明，可以調整取樣時間，增加準度。
圖1是顯示本發明所提供的一內嵌式系統的方塊架構圖的第一實施例；圖2是顯示圖1內的多個信號的時序圖；
圖3是顯示圖1的相位取樣器的一電路圖；圖4A及圖4B是分別顯示圖1的相位取樣器的另一電路圖及圖4A中的多個信號的時序圖；圖5是顯示圖1的相位取樣器的另一電路圖；圖6是顯示本發明所提供的一內嵌式系統的方塊架構圖的第二實施例；圖7是顯示圖6當中一延遲鏈模塊的電路圖；圖8是顯示本發明所提供的一內嵌式系統的方塊架構圖的第三實施例；圖9是顯示時鐘選擇器的電路圖；圖10A至圖10D是顯示圖8內多個信號的時序圖；圖11A至圖11C是顯示圖8的多個信號在不同情況下的時序圖；圖12是顯示本發明所提供的一內嵌式系統的方塊架構圖的第四實施例；圖13是顯示一應用于一內嵌式系統的控制方法的流程圖；以及圖14是應用于一序列快閃式存儲器的一控制方法的流程圖。
主要組件符號說明100～內嵌式系統；110～芯片；112～處理器；114～平行至序列移位寄存器；116～序列快閃式存儲器控制器；118～相位取樣器；120～序列快閃式存儲器；310～延遲鏈；320～復用器；330～緩存器；410～延遲鏈；420～復用器；430～緩存器；440～緩存器；450～復用器；510～延遲鏈；520～復用器；530～緩存器；540～延遲鏈；550～復用器；600～內嵌式系統；
610～芯片； 612～處理器；614～平行至序列移位寄存器；616～序列快閃式存儲器控制器；618～延遲鏈模塊；619～延遲鏈模塊；620～序列快閃式存儲器；710～延遲鏈；720～復用器；800～內嵌式系統；810～芯片；812～處理器；814～平行至序列移位寄存器；816～序列快閃式存儲器控制器；818～相位取樣器；819～時鐘選擇器；820～序列快閃式存儲器；910～緩存器；920～復用器；1200～內嵌式系統； 1210～芯片；1214～平行至序列移位寄存器；1216～序列快閃式存儲器控制器；1218～相位取樣器； 1219～時鐘選擇器；1220～序列快閃式存儲器；1231～延遲鏈模塊； 1232～延遲鏈模塊；1233～延遲鏈模塊； C～輸入/輸出接腳；CLKinchip～操作時鐘信號；CLKoutchip～經調整的操作時鐘信號；CLKpos～正緣觸發信號；CLKneg～負緣觸發信號；CLKsource～自發時鐘信號；D～輸入/輸出接腳；
DATA-INinchip～一輸入信號；DATA-INoutchip～經調整的輸入信號；DATA-OUThold-compensated～維持時間-經彌補的輸出信號；DATA-OUTinchip～經調整的輸出信號；DATA-OUToutchip～輸出信號；DATA-OUTsampled～經彌補的輸出信號；HOLDselect～維持時間選擇參數；PHASEselect～相位選擇參數；SAMPLEsampled～取樣信號；Q～輸入/輸出接腳。
具體實施例方式
以下將提供本發明的詳細說明。請參考圖1。圖1是顯示本發明所提供的一內嵌式系統100的方塊架構圖的第一實施例。內嵌式系統100包括一存取電路，可以是一芯片(例如是ASIC)110以及一序列快閃式存儲器120。芯片110可以通過三個輸入/輸出接腳C、Q、D以將數據讀出或寫入序列快閃式存儲器120。芯片110包括一處理器(譬如CPU)112、多個平行至序列移位寄存器114、一序列快閃式存儲器控制器116，以及一時間彌補器，可以是一相位取樣器118。處理器112是控制芯片110的整體操作。該多個平行至序列移位寄存器114是將平行信號轉換成序列信號。序列快閃式存儲器控制器116是激活一自發(free-run)時鐘信號CLKsource以產生一操作時鐘信號CLKinship，操作時鐘信號CLKinship的周期長度為Countbit個循環。Countbit是處理器112所提供的一參數。操作時鐘信號CLKinship是用作芯片110及序列快閃式存儲器120的操作時鐘信號。如果芯片110與序列快閃式存儲器120間并無數據傳輸，則操作時鐘信號CLKinship被激活。一輸入信號DATA-INinchip由芯片110通過輸入接腳D傳送至序列快閃式存儲器120。一輸出信號DATA-OUToutchip由序列快閃式存儲器120通過輸出接腳Q傳送至芯片110。該輸出信號DATA-OUToutchip當被調整一傳輸時間后，轉變成為一經調整的輸出信號DATA-OUTinchip。不幸地，在經過該傳輸時間后，該經調整的輸出信號DATA-OUTinchip的設置時間被縮短而無法勝任。因此，為了解決設置時間被縮短的問題，相位取樣器118對該經調整的輸出信號DATA-OUTinchip進行取樣以產生一經彌補的輸出信號DATA-OUTsample。關于設置時間問題的詳細解決過程在以下描述。
請同時參考圖1及圖2。圖2是顯示圖1內的多個信號的時序圖。請注意，此圖中數據信號是在時鐘信號的正緣(上升緣)被讀取。然而，數據信號也可在時鐘信號的負緣(下降緣)被讀取。以下將更深入地描述所述時鐘與數據信號。操作時鐘信號CLKinship送入序列快閃式存儲器120，并被調整一傳輸時間之久后，轉換成一經調整的操作時鐘信號CLKoutchip。輸入信號DATA-INinchip送入序列快閃式存儲器120，并被調整一傳輸時間之久后，轉換成一經調整的輸入信號DATA-INoutchip。輸出信號DATA-OUToutchip送入芯片110，并被調整一傳輸時間之久后，轉換成一經調整的輸出信號DATA-OUTinchip。可觀察到操作時鐘信號CLKinship與經調整的輸出信號DATA-OUTinchip間的潛伏時間被放大(約兩倍的傳輸時間)，因而經調整的輸出信號DATA-OUTinchip的設置時間被縮短了。在此實施例中，為了彌補被縮短的設置時間，相位取樣器118根據一取樣信號Samplesampled來對該經調整的輸出信號DATA-OUTinchip進行取樣，以產生一經彌補的輸出信號DATA-OUTsampled從而解決設置時間縮短的問題。此外，必須將取樣信號Samplesampled的第一樣本加以舍棄。在一些實施例中，時鐘信號速率愈快，越多數目的樣本必須舍棄。舍棄樣本數Countdiscard由控制器112來提供。關于相位取樣器118的細節將在以下說明。
請同時參考圖1及圖3。圖3是顯示圖1的相位取樣器118的一電路圖。相位取樣器118包括一延遲鏈310、一復用器(MUX)320，以及一緩存器330。延遲鏈310還包括多個延遲緩沖器。每一延遲緩沖器可提供該經調整的輸出信號DATA-OUTinchip的不同延遲相位。MUX 320是根據一相位選擇參數PHASEselect，而從該多個延遲緩沖器的輸出信號中挑選出該取樣信號Samplesample。有種種不同的方式來決定相位選擇參數PHASEselect。其中之一是利用一嘗試及錯誤法來嘗試每一相位，并將所讀取回的數據信號與儲存于存儲器(圖中未顯示)的一型樣(如黃金型樣(golden pattern))來作比較，從而發現當中最佳的相位選擇參數PHASEselect。繼而可根據通過緩存器330的取樣信號Samplesample，對該經調整的輸出信號DATA-OUTinchip進行取樣，用以產生該經彌補的輸出信號DATA-OUTsampled。注意到，有許多不同種類的相位取樣器。以下將詳述其余種類的相位取樣器。
請同時參考圖4A及圖4B。圖4A是顯示圖1的相位取樣器118的另一電路圖。圖4B是顯示圖4A中的多個信號的時序圖。在本實施例中，相位取樣器118包括一延遲鏈410、復用器(MUX)420及450，以及緩存器430及440。圖4A內具有與圖3相同組件符號的詳細說明為簡便起見在此省略。圖4A與圖3的主要差異在于增加一負緣時鐘觸發緩存器440，用以減少延遲鏈410的延遲緩沖器個數。緩存器430及440分別使用正緣及負緣觸發信號CLKpos及CLKneg，用以對該經調整的輸出信號DATA-OUTinchip進行取樣而分別產生一正緣觸發數據信號DATA-OUTpos及一負緣觸發數據信號DATA-OUTneg。最后，復用器450周期性地選擇該正緣觸發數據信號DATA-OUTpos及該負緣觸發數據信號DATA-OUTneg以輸出該經彌補的輸出信號DATA-OUTsampled。請參考圖4B。延遲緩沖器所需個數減少一半(相較圖3而言)，這是由于操作時鐘信號CLKinship的正(上升)緣與負(下降)緣同時利用。
請參考圖5。圖5是顯示圖1的相位取樣器118的另一電路圖。在本實施例中，相位取樣器118包括延遲鏈510及540、復用器(MUX)520及550，以及一緩存器530。圖5內具有與圖3相同組件符號的詳細說明為簡便起見在此省略。圖5與圖3的主要差異在于增加一延遲鏈540及一復用器(MUX)550，用以對相位作進一步的調整。類似地，延遲鏈540還包括多個延遲緩沖器。每一延遲緩沖器可提供該經調整的輸出信號DATA-OUTinchip的不同延遲相位。MUX 550根據一維持時間選擇參數HOLDselect，而從該多個延遲緩沖器的輸出信號中選出一維持時間-經彌補的輸出信號DATA-OUThold-compensated。可清楚了解，如果取樣相位可以連續地調整，將能輕易地獲得最佳取樣相位。然而，延遲鏈存在著最小時間單位，此限制取樣相位無法連續地調整。如果最小時間單位時間過長，則維持時間可能不夠。為了彌補維持時間，延遲鏈540被加入，用以進一步地調整該經調整的輸出信號DATA-OUTinchip的相位，從而產生該維持時間-經彌補的輸出信號DATA-OUThold-compensated。
請參考圖6。圖6顯示本發明所提供的一內嵌式系統600的方塊架構圖的第二實施例。圖6內具有與圖1相同組件符號的詳細說明為簡便起見在此省略。第二實施例與第一實施例的主要差異在于相位取樣器118以多個時間調整器(例如延遲鏈模塊)取代。延遲鏈模塊618及619用來分別調整操作時鐘信號CLKinship與輸入信號DATA-INinchip的相位，并且也可解決輸出信號DATA-OUToutchip的設置時間縮短的問題。換言之，輸出信號DATA-OUToutchip的相位(在第一實施例中)可被調整，或是操作時鐘信號CLKinship與輸入信號DATA-INinchip的相位(在第二實施例中)可被調整。
請同時參考圖6及圖7。圖7是顯示圖6當中一延遲鏈模塊的電路圖。延遲鏈模塊618包括一延遲鏈710以及一復用器(MUX)720。延遲鏈710還包括多個延遲緩沖器。每一延遲緩沖器可提供操作時鐘信號CLKinship的不同延遲相位。復用器720選擇所述延遲緩沖器的輸出信號當中之一以達成相位調整的任務。
請同時參考圖8至圖10D。圖8是顯示本發明所提供的一內嵌式系統800的方塊架構圖的第三實施例。圖8內具有與圖1相同組件符號的詳細說明為簡便起見在此省略。第三實施例與第一實施例的主要差異在于加入一時鐘選擇器819以提供具有可調頻率的該操作時鐘信號CLKinship。以下將進一步提供一要徑(Critical Path)問題的解決過程的詳細說明。請參考圖9。圖9是顯示時鐘選擇器819的電路圖。時鐘選擇器819是一時鐘除法器，其包括多個緩存器910以及一復用器920，用以從多個具有不同頻率的時鐘信號中選擇一適當的自發時鐘信號CLKsource。請注意，有種種不同的時鐘選擇器。此時鐘選擇器在此僅用作一范例，而非限制。請參考圖10A～圖10D。圖10A～圖10D是顯示圖8內多個信號的時序圖。請注意，此圖中數據信號是在時鐘信號的正緣被讀取。假設參數Countbit等于M+N，其中M與N是正整數，分別代表傳送至芯片810與從芯片810接收的位數目。M位數據是以數據輸入相位被傳送，X位數據是根據參數Countdiscard而以數據輸出相位被舍棄，(N-X)位數據是以數據輸出相位來被接收，以及X位數據還是根據參數Countcompensate而以數據輸出相位被進一步彌補。換言之，盡管X位的數據被舍棄，總共接收的數據位仍等于N((N-X)+X＝N)。在此實施例中，變量X等于1。以下將詳述要徑問題。
請參考圖11A至圖11C。圖11A至圖11C是顯示圖8的多個信號在不同情況下的時序圖。在圖11A中，操作時鐘信號CLKinship的頻率過低而導致要徑問題。然而，在圖11B及圖11C中，操作時鐘信號CLKinship的頻率過高。而導致要徑問題。操作時鐘信號CLKinship的頻率如果滿足下式則會被稱為過高T t＜Tsetup+Ttrans，其中T等于操作時鐘信號CLKinship的周期，t等于操作時鐘信號CLKinship的一邊緣與取樣信號的一取樣時間SAMPLEsampled間的時間差距，Tsetup是與工藝相關的設置時間，以及Ttrans，其受相位取樣器818與平行至序列移位寄存器814的路徑影響，是該經彌補的輸出信號DATA-OUTsampled在取樣時間后轉為有效的時間。圖11A是顯示由于要徑問題并無發生，該經彌補的輸出信號DATA-OUTsampled并無發生設置時間違規的現象，因此無須加以彌補。圖11B是顯示經彌補的輸出信號DATA-OUTsampled發生設置時間違規的現象，因而經彌補的輸出信號DATA-OUTsampled不正確。圖11C是顯示經彌補的輸出信號DATA-OUTsampled的設置時間違規被予以彌補。以下將詳述此因要徑問題而執行的設置時間違規彌補。
請參考圖11C。相位取樣器814的取樣信號被調整以使經彌補的輸出信號DATA-OUTsampled的有效區間能與操作時鐘信號CLKinchip的正緣相重疊。繼而，該舍棄計數參數被累進，用以將該經彌補的輸出信號DATA-OUTsampled延遲一時鐘周期，從而完成設置時間違規的彌補程序。最后，經彌補的輸出信號DATA-OUTsampled的設置時間違規即被彌補。
請參考圖12。圖12是顯示本發明所提供的一內嵌式系統1200的方塊架構圖的第四實施例。圖12內具有與圖1相同組件符號的詳細說明為簡便起見在此省略。第四實施例與第一實施例的主要差異在于加入多個延遲鏈模塊1231至1233以彌補芯片1210的實體布局所導致的偏斜(skew)時間。
請參考圖13。圖13是顯示一應用于一內嵌式系統的控制方法的流程圖。該方法的步驟在以下描述。
步驟1302選擇由該序列快閃式存儲器的該讀回數據為正確時的一較低頻率。
步驟1304將該讀回數據儲存至其存儲器而成為一黃金型樣。
步驟1306選擇一較高頻率并嘗試每一組零相位。舍棄數據輸入相位當中的第一樣本(sample)。
步驟1308由該序列快閃式存儲器讀回數據并將該讀回數據與該黃金型樣作比較。
步驟1310決定比較結果是否相符合以及該數據是否正確。如果答案為是，則進行步驟1314；否則，進行步驟1312。
步驟1312增加取樣相位。
步驟1314使用目前所選擇的頻率作為操作頻率。
請參考圖14。圖14是應用于一序列快閃式存儲器的一控制方法的流程圖。該方法的步驟在以下描述。
步驟1402開始(Countbit的初始值等于M+N 1)。
步驟1404在每一周期，將平行至序列移位寄存器當中一位經由其輸入接腳移出并將Countbit的值往下數。
步驟1406決定Countbit的值是否等于N1。如果是，進行步驟1408；否則，進行步驟1404。
步驟1408在每一周期，將Countdiscard及Countbit的值往下數。
步驟1410決定Countdiscard的值是否等于N1。如果是，進行步驟1412；否則，進行步驟1408。
步驟1412在每一周期，將序列快閃式存儲器當中一位經由其輸出接腳移入并將Countbit的值往下數。
步驟1414決定Countbit的值是否等于0。如果是，進行步驟1416；否則，進行步驟1412。
步驟1416停止供應時鐘信號并將一經彌補的數值X往下數至0。
步驟1418決定該數值X是否等于0。如果是，進行步驟1420；否則，進行步驟1416。
步驟1420停止供應時鐘信號以停止數據信號由相位取樣器移出。
步驟1422結束。
雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范圍當視權利要求所界定的為準。
權利要求
1.一種內嵌式系統，用以彌補時間，其特征在于包括一序列快閃式存儲器，用以儲存數據，該序列快閃式存儲器包括一輸入接腳，用以接收一經調整的輸入信號；以及一輸出接腳，用以送出一輸出或輸入信號；以及一存取電路，耦合至該序列快閃式存儲器以存取該序列快閃式存儲器，該存取電路包括一處理器，用以控制該存取電路的操作；一序列快閃式存儲器控制器，用以激活該存取電路的一操作時鐘信號；一時間彌補器，用以通過參考該操作時鐘信號以彌補該輸出或輸入信號的一時序；以及一平行至序列移位寄存器，耦合至該時間彌補器，用以將數據由平行型式轉換為序列型式或由序列型式轉換為平行型式；其中該經調整的輸入信號是由該存取電路加以調整并由該存取電路轉移至該序列快閃式存儲器。
2.如權利要求1所述的內嵌式系統，其特征在于，其中該存取電路可在該操作時鐘信號的正緣存取該數據。
3.如權利要求1所述的內嵌式系統，其特征在于，其中該時間彌補器是一相位取樣器，用以對該輸出或輸入信號進行取樣以產生一經彌補的輸出或輸入信號。
4.如權利要求3所述的內嵌式系統，其特征在于，其中該相位取樣器還包括一延遲鏈，包括多個延遲緩沖器，每一延遲緩沖器用以提供該操作時鐘信號的不同相位；一復用器，用以根據一相位選擇參數，由該多個延遲緩沖器選擇一時鐘信號為一取樣信號；以及一緩存器，用以根據該取樣時鐘信號，對該輸出或輸入信號進行取樣以產生該經彌補的輸出或輸入信號。
5.如權利要求4所述的內嵌式系統，其特征在于，其中該處理器是通過將一型樣與不同的經彌補的輸出或輸入信號作比較而決定該相位選擇參數，其中該不同的經彌補的輸出或輸入信號是根據不同取樣信號而產生。
6.如權利要求3所述的內嵌式系統，其特征在于，其中該相位取樣器還包括一延遲鏈，包括多個延遲緩沖器，每一延遲緩沖器用以提供該操作時鐘信號的一不同相位；一第一復用器，用以根據一相位選擇參數，由該多個延遲緩沖器選擇一時鐘信號為一取樣信號；以及一第一緩存器，用以在該取樣時鐘信號的一正緣，對該輸出或輸入信號進行取樣，而產生一第一暫時經彌補的輸出或輸入信號；一第二緩存器，用以在該取樣時鐘信號的一負緣，對該輸出或輸入信號進行取樣，而產生一第二暫時經彌補的輸出或輸入信號；以及一第二復用器，用以從該第一及第二暫時經彌補的輸出或輸入信號當中選擇，而產生該經彌補的輸出或輸入信號。
7.如權利要求6所述的內嵌式系統，其特征在于，其中該處理器是通過將一型樣與不同的經彌補的輸出或輸入信號作比較而決定該相位選擇參數，其中該不同的經彌補的輸出或輸入信號是根據不同取樣信號而產生。
8.如權利要求3所述的內嵌式系統，其特征在于，其中該相位取樣器還包括一第一延遲鏈，包括多個第一延遲緩沖器，每一第一延遲緩沖器用以提供該操作時鐘信號的不同相位；一第一復用器，用以根據一相位選擇參數，由該多個第一延遲緩沖器選擇一時鐘信號為一取樣信號；一第二延遲鏈，包括多個第二延遲緩沖器，每一第二延遲緩沖器用以提供該輸出或輸入信號不同相位；一第二復用器，用以根據一維持時間選擇參數，由該多個第二延遲緩沖器選擇一時鐘信號為一維持時間-經彌補的輸出或輸入信號；以及一緩存器，用以根據該取樣時鐘信號，對該維持時間-經彌補的輸出或輸入信號進行取樣，而產生該經彌補的輸出或輸入信號。
9.如權利要求8所述的內嵌式系統，其特征在于，其中該處理器是通過將一型樣與不同的經彌補的輸出或輸入信號作比較而決定該相位選擇參數，其中該不同的經彌補的輸出或輸入信號是根據不同取樣信號而產生。
10.如權利要求3所述的內嵌式系統，其特征在于，其中相位取樣器是根據一取樣參數而舍棄該輸出或輸入信號的多個進入樣本。
11.如權利要求10所述的內嵌式系統，其特征在于，還包括一時鐘選擇器，用以選擇該操作時鐘信號的一經選擇的操作頻率。
12.如權利要求11所述的內嵌式系統，其特征在于，其中該時鐘選擇器包括多個緩存器，每一緩存器提供該操作時鐘信號的一不同的操作頻率；以及一復用器，用以從該多個延遲緩沖器選擇出一具有該經選擇的操作頻率的時鐘信號。
13.如權利要求11所述的內嵌式系統，其特征在于，其中如果該時鐘選取器選擇該操作時鐘信號的一高操作頻率時，該相位取樣器的一取樣相位受到調整，用以使該經調整的輸出或輸入信號的有效區間能與該操作時鐘信號的正緣相重疊，以及該取樣參數增加以將該經彌補的輸出或輸入信號延遲一時鐘周期，用以將該因一要徑問題所導致的設置時間違規予以彌補，其中該要徑是介于該相位取樣器與該平行至序列移位寄存器之間，以及其中該高操作頻率滿足下式T t＜Tsetup+Ttrans，其中T等于該操作時鐘信號的周期，t等于該操作時鐘信號的一邊緣與該取樣信號的一取樣時間之間的時間差距，Tsetup是與工藝相關的設置時間，以及Ttrans，其受該相位取樣器與該平行至序列移位寄存器的路徑影響，該經彌補的輸出或輸入信號在取樣后可轉為有效的信號。
14.一種內嵌式系統，用以調整時間，其特征在于包括一序列快閃式存儲器，用以儲存數據，該序列快閃式存儲器包括一第一輸入接腳，用以接收一經調整的操作信號；一第二輸入接腳，用以接收一經調整的輸入信號；以及一輸出接腳，用以送出一輸出或輸入信號；以及一存取電路，耦合至該序列快閃式存儲器以存取該序列快閃式存儲器，該存取電路包括一處理器，用以控制該存取電路的操作；一序列快閃式存儲器控制器，用以激活該存取電路的一操作時鐘信號；一第一時間調整器，用以調整該操作時鐘信號的時序以產生該經調整的操作時鐘信號；一第二時間調整器，用以調整一輸入信號的時序以產生該經調整的輸入信號；以及一平行至序列移位寄存器，耦合至該時間彌補器，用以將數據由平行型式轉換為序列型式或由序列型式轉換為平行型式。
15.如權利要求14所述的內嵌式系統，其特征在于，其中該存取電路是在該操作時鐘信號的正緣存取該數據。
16.如權利要求14所述的內嵌式系統，其特征在于，其中該第一及第二時間調整器為延遲鏈模塊，用以分別調整該輸入信號及該操作時鐘信號的相位。
17.如權利要求16所述的內嵌式系統，其特征在于，其中該延遲鏈模塊還包括一延遲鏈，包括多個延遲緩沖器，每一延遲緩沖器用以提供一不同相位；一復用器，用以根據一相位選擇參數，由該多個延遲緩沖器當中的一信號選擇作為其輸出。
18.如權利要求14所述的內嵌式系統，其特征在于，其中該存取電路還包括一時間彌補器，耦合至該序列快閃式存儲器的該輸出接腳與該平行至序列移位寄存器，用以通過參考該操作時鐘信號以彌補該輸出或輸入信號的一時序。
19.如權利要求18所述的內嵌式系統，其特征在于，其中該時間彌補器是根據一取樣參數而舍棄該輸出或輸入信號的多個進入樣本。
20.如權利要求19所述的內嵌式系統，其特征在于，其中該存取電路還包括一時鐘選擇器，用以選擇該操作時鐘信號的一經選擇的操作頻率。
21.如權利要求20所述的內嵌式系統，其特征在于，其中如果該時鐘選取器選擇該操作時鐘信號的一高操作頻率時，該相位取樣器的一取樣相位受到調整，用以使該經調整的輸出或輸入信號的有效區間能與該操作時鐘信號的正緣相重疊，以及該取樣參數增加以將該經彌補的輸出或輸入信號延遲一時鐘周期，用以將該因一要徑問題所導致的設置時間違規予以彌補，其中該要徑是介于該相位取樣器與該平行至序列移位寄存器之間，以及其中該高操作頻率滿足下式T t＜Tsetup+Ttrans，其中T等于該操作時鐘信號的周期，t等于該操作時鐘信號的一邊緣與該取樣信號的一取樣時間之間的時間差距，Tsetup是與工藝相關的設置時間，以及Ttrans，其受該相位取樣器與該平行至序列移位寄存器的路徑影響，該經彌補的輸出或輸入信號在取樣后可轉為有效的信號。
22.一種內嵌式系統的控制方法，該內嵌式系統可用以彌補時間，其特征在于，該方法包括接收一經調整的輸入信號；傳送一輸出或輸入信號；激活一操作時鐘信號；通過參考該操作時鐘信號以彌補該輸入信號的一時序；以及將數據由平行型式轉換為序列型式或由序列型式轉換為平行型式。
23.如權利要求22所述的內嵌式系統的控制方法，其特征在于，其中該數據是在該操作時鐘信號的正緣被存取。
24.如權利要求22所述的內嵌式系統的控制方法，其特征在于，其中該輸出或輸入信號被取樣以產生一經彌補的輸出或輸入信號。
25.如權利要求24所述的內嵌式系統的控制方法，其特征在于，其中對該輸出或輸入信號進行取樣的步驟還包括提供該操作時鐘信號的不同相位；根據一相位選擇參數，由該多個延遲緩沖器選擇一時鐘信號為一取樣信號；以及根據該取樣時鐘信號，對該輸出或輸入信號進行取樣以產生該經彌補的輸出或輸入信號。
26.如權利要求25所述的內嵌式系統的控制方法，其特征在于，其中該相位選擇參數是通過將一型樣與不同的經彌補的輸出或輸入信號作比較而決定出，其中該不同的經彌補的輸出或輸入信號是根據不同取樣信號而產生。
27.如權利要求24所述的內嵌式系統的控制方法，其特征在于，其中對該輸出或輸入信號進行取樣的步驟還包括提供該操作時鐘信號的一不同相位；根據一相位選擇參數，選擇一時鐘信號為一取樣信號；以及在該取樣時鐘信號的一正緣，對該輸出或輸入信號進行取樣，而產生一第一暫時經彌補的輸出或輸入信號；在該取樣時鐘信號的一負緣，對該輸出或輸入信號進行取樣，而產生一第二暫時經彌補的輸出或輸入信號；以及從該第一及第二暫時經彌補的輸出或輸入信號當中選擇，而產生該經彌補的輸出或輸入信號。
28.如權利要求27所述的內嵌式系統的控制方法，其特征在于，其中該相位選擇參數是通過將一型樣與不同的經彌補的輸出或輸入信號作比較而決定出，其中該不同的經彌補的輸出或輸入信號是根據不同取樣信號而產生。
29.如權利要求24所述的內嵌式系統的控制方法，其特征在于，其中對該輸出或輸入信號進行取樣的步驟還包括提供該操作時鐘信號的不同相位；根據一相位選擇參數，選擇一時鐘信號為一取樣信號；提供該輸出或輸入信號的不同相位；根據一維持時間選擇參數，選擇一時鐘信號為一維持時間-經彌補的輸出或輸入信號；以及根據該取樣時鐘信號，對該維持時間-經彌補的輸出或輸入信號進行取樣，而產生該經彌補的輸出或輸入信號。
30.如權利要求29所述的內嵌式系統的控制方法，其特征在于，其中該相位選擇參數是通過將一型樣與不同的經彌補的輸出或輸入信號作比較而決定出，其中該不同的經彌補的輸出或輸入信號是根據不同取樣信號而產生。
31.如權利要求24所述的內嵌式系統的控制方法，其特征在于，其中該輸出或輸入信號的多個進入樣本是根據一取樣參數而被舍棄。
32.如權利要求31所述的內嵌式系統的控制方法，其特征在于，還包括選擇出該操作時鐘信號的一經選擇的操作頻率。
33.如權利要求32所述的內嵌式系統的控制方法，其特征在于，其中選擇出該操作時鐘信號的該經選擇的操作頻率的步驟還包括提供該操作時鐘信號的一不同的操作頻率；以及選擇出一具有該經選擇的操作頻率的時鐘信號。
34.如權利要求33所述的內嵌式系統的控制方法，其特征在于，其中如果該操作時鐘信號的一高操作頻率被選擇時，一取樣相位受到調整，用以使該經調整的輸出或輸入信號的有效區間能與該操作時鐘信號的正緣相重疊，以及該取樣參數增加以將該經彌補的輸出或輸入信號延遲一時鐘周期，用以將該因一要徑問題所導致的設置時間違規予以彌補，其中該高操作頻率滿足下式T t＜Tsetup+Ttrans，其中T等于該操作時鐘信號的周期，t等于該操作時鐘信號的一邊緣與該取樣信號的一取樣時間之間的時間差距，Tsetup是與工藝相關的設置時間，以及Ttrans，該經彌補的輸出或輸入信號在取樣后可轉為有效的信號。
35.一種內嵌式系統的控制方法，該內嵌式系統可用以調整時間，其特征在于，該方法包括接收一經調整的操作時鐘信號；接收一經調整的輸入信號；傳送一輸出或輸入信號；激活一存取電路的一操作時鐘信號；調整該操作時鐘信號的時序以產生該經調整的操作時鐘信號；調整一輸入信號的時序以產生該經調整的輸入信號；以及將數據由平行型式轉換為序列型式或由序列型式轉換為平行型式。
36.如權利要求35所述的內嵌式系統的控制方法，其特征在于，其中該數據是在該操作時鐘信號的正緣被存取。
37.如權利要求35所述的內嵌式系統的控制方法，其特征在于，其中該輸入信號及該操作時鐘信號的相位被調整。
38.如權利要求37所述的內嵌式系統的控制方法，其特征在于，其中調整相位的步驟還包括提供多個不同相位；以及根據一相位選擇參數，選擇該多個不同相位當中之一。
39.如權利要求35所述的內嵌式系統的控制方法，其特征在于，還包括通過參考該操作時鐘信號以彌補該輸出或輸入信號的一時序。
40.如權利要求39所述的內嵌式系統的控制方法，其特征在于，其中該輸出或輸入信號的多個進入樣本是根據一取樣參數而被舍棄。
41.如權利要求40所述的內嵌式系統的控制方法，其特征在于，還包括選擇該出操作時鐘信號的一經選擇的操作頻率。
42.如權利要求41所述的內嵌式系統的控制方法，其特征在于，其中如果該操作時鐘信號的一高操作頻率被選擇時，一取樣相位受到調整，用以使該經調整的輸出或輸入信號的有效區間能與該操作時鐘信號的正緣相重疊，以及該取樣參數增加以將該經彌補的輸出或輸入信號延遲一時鐘周期，用以將該因一要徑問題所導致的設置時間違規予以彌補，其中該高操作頻率滿足下式T t＜Tsetup+Ttrans，其中T等于該操作時鐘信號的周期，t等于該操作時鐘信號的一邊緣與該取樣信號的一取樣時間之間的時間差距，Tsetup是與工藝相關的設置時間，以及Ttrans，該經彌補的輸出或輸入信號在取樣后可轉為有效的信號。
全文摘要
本發明提供一種內嵌式系統與其控制方法，該系統可用以彌補設置時間違規，包括一序列快閃式存儲器以及一存取電路。該序列快閃式存儲器還包括一輸入接腳及一輸出接腳。該存取電路還包括一處理器、一平行至序列移位寄存器、一序列快閃式存儲器控制器，以及一時間彌補器。該輸入接腳接收一經調整的輸入信號，而該輸出接腳送出一輸出信號。該處理器控制該存取電路的操作。該序列快閃式存儲器控制器激活該存取電路的一操作時鐘信號。該時間彌補器是通過參考該操作時鐘信號以彌補該輸出或輸入信號的一時序。該平行至序列移位寄存器是將數據由平行型式轉換為序列型式。通過本發明，可以調整取樣時間，增加準度。
文檔編號G06F13/38GK101042685SQ200610139329
公開日2007年9月26日 申請日期2006年9月22日 優先權日2006年3月21日
發明者賴明祥, 蔡忠宏 申請人:聯發科技股份有限公司