專利名稱：基于fpga的視頻圖像處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種基于FPGA的視頻圖像處理器，涉及計(jì)算機(jī)技術(shù)、電視技術(shù)、數(shù)字信號(hào)處理、IP核設(shè)計(jì)、多媒體技術(shù)等多種技術(shù)，是一種對(duì)HD/SD格式視頻信號(hào)能夠進(jìn)行采集、處理以及回放的視頻圖像處理器。
背景技術(shù)：
視頻圖像處理器應(yīng)用于社會(huì)生活的各個(gè)方面，尤其在航空航天、通訊、軍用、廣播電視等領(lǐng)域都發(fā)揮著重要的作用，隨著世界范圍內(nèi)對(duì)視頻處理的需求也在逐年顯著增加，使功能強(qiáng)大的視頻設(shè)備成為必需。但是傳統(tǒng)視頻圖像處理器受時(shí)鐘和內(nèi)部結(jié)構(gòu)限制，處理速度較慢，即使采用專用的視頻處理芯片提升了處理速度，但又由于其不可編程，從而產(chǎn)品開發(fā)人員就不能很容易地修改固定功能硬件，使其支持新標(biāo)準(zhǔn)或者不同的功能，缺乏靈活性。其次，傳統(tǒng)視頻圖像處理器功能單一，一般主要針對(duì)專門領(lǐng)域?qū)崿F(xiàn)特定處理功能，通用性差。另外，傳統(tǒng)視頻圖像處理器開發(fā)周期長(zhǎng)，設(shè)備升級(jí)速度慢，成本高，性價(jià)比相對(duì)較低。因此，目前還沒有一種真正具有更強(qiáng)的處理功能、更多的輸出頻道、更多的輸出規(guī)格等更廣應(yīng)用范圍的視頻圖像處理器來支持功能強(qiáng)大的廣播視頻設(shè)備。
發(fā)明內(nèi)容
為克服了上述傳統(tǒng)視頻圖像處理器的不足，本發(fā)明的目的是提供一種基于FPGA的視頻圖像處理器，使計(jì)算機(jī)技術(shù)、數(shù)字圖像處理技術(shù)與現(xiàn)代FPGA技術(shù)相結(jié)合，可以實(shí)現(xiàn)符合HD/SD格式視頻信號(hào)的高速、實(shí)時(shí)處理，并可以根據(jù)不同需要定制不同IP核，硬件易于升級(jí)，以滿足未來對(duì)多種新增功能的需求，并可兼容性不同應(yīng)用軟件廠家的標(biāo)準(zhǔn)平臺(tái)，以實(shí)現(xiàn)更好、更多的功能，降低成本，提高性價(jià)比。另一個(gè)目的是，隨著FPGA芯片速度、性能、集成度的提高，使得數(shù)字信號(hào)處理可以實(shí)時(shí)地完成更為復(fù)雜的算法，從而可以進(jìn)一步提高視頻信號(hào)處理速度，豐富處理功能，促進(jìn)了基于FPGA視頻圖像處理器的發(fā)展。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種基于FPGA的視頻圖像處理器，該處理器與PC計(jì)算機(jī)和高分辨率顯示器相連接，構(gòu)成視頻處理系統(tǒng)，該系統(tǒng)包括均衡器模塊、解串器模塊、驅(qū)動(dòng)器模塊、串碼器模塊、時(shí)鐘模塊以及FPGA控制處理器；所述均衡器模塊接收HD/SD格式視頻信號(hào)，并對(duì)接收的視頻信號(hào)進(jìn)行補(bǔ)償，補(bǔ)償后的視頻信號(hào)送入解串器模塊實(shí)現(xiàn)串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，轉(zhuǎn)換后的10bit/20bit并行數(shù)據(jù)經(jīng)FPGA控制處理器進(jìn)行處理，處理后的視頻信號(hào)傳送到PC計(jì)算機(jī)，通過高分辨率顯示器實(shí)時(shí)預(yù)覽處理效果；串碼器模塊用來接收來自FPGA控制處理器的視頻信號(hào)，實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，并經(jīng)驅(qū)動(dòng)器模塊傳輸?shù)酵獠吭O(shè)備，時(shí)鐘模塊為解串器模塊和串碼器模塊提供時(shí)鐘信號(hào)。
所述的FPGA控制處理器包括輸入I/O、視頻處理、10bit/64bit移位寄存器、采集控制器(DRAM I/O)、64bit/10bit移位寄存器、視頻通道選擇、10bit/32bit移位寄存器、命令模式DMA通道、本地總線-Avalon總線橋接器、輸出I/O和行有效信號(hào)控制器；輸入I/O負(fù)責(zé)10bit/20bit并行數(shù)據(jù)接收，接收的視頻信號(hào)送入視頻處理進(jìn)行視頻信號(hào)的處理，處理后的數(shù)據(jù)經(jīng)10bit/64bit移位寄存器轉(zhuǎn)換為64bit數(shù)據(jù)，通過采集控制器(DRAMI/O)存儲(chǔ)到DRAM，或在經(jīng)過64bit/10bit移位寄存器送至視頻通道選擇，再通過10bit/32bit移位寄存器、命令模式DMA通道、本地總線-Avalon總線橋接器傳送至PCI總線。經(jīng)過視頻處理處理后的視頻信號(hào)也可通過視頻通道選擇、輸出I/O傳送至串碼器，完成處理后的視頻信號(hào)的輸出。圖中行有效信號(hào)控制器用于產(chǎn)生10bit/64bit移位寄存器、采集控制器(DRAM I/O)以及64bit/10bit移位寄存器的有效控制信號(hào)。
所述均衡器模塊能夠自動(dòng)補(bǔ)償信號(hào)損耗，兼容SMPTE292M和SMPTE259M標(biāo)準(zhǔn)。
所述解串器模塊包括兩個(gè)差分輸入，每個(gè)差分輸入通過均衡器模塊連接到BNC接口，能夠自動(dòng)檢測(cè)HD-SDI、SD-SDI或DVB-ASI不同格式的信號(hào)，也可手動(dòng)選擇輸入信號(hào)格式；經(jīng)過均衡器模塊的信號(hào)輸入到解串器模塊的輸入端實(shí)現(xiàn)串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，輸出10bit/20bit并行數(shù)據(jù)送入FPGA控制處理器進(jìn)行處理，解碼器模塊時(shí)鐘由時(shí)鐘模塊提供。
所述串碼器模塊外接時(shí)鐘模塊時(shí)，就可以接收經(jīng)FPGA控制處理器處理后的10bit/20bit并行數(shù)據(jù)，并轉(zhuǎn)換為速率為1.485Gb/s高清格式視頻信號(hào)或者速率為270Mb/s標(biāo)清格式視頻信號(hào)，經(jīng)驅(qū)動(dòng)器模塊傳輸?shù)酵獠吭O(shè)備。
所述驅(qū)動(dòng)器模塊提供兩個(gè)轉(zhuǎn)換速率以兼容SMPTE 292M和SMPTE 259M標(biāo)準(zhǔn)的視頻信號(hào)，為串碼器模塊的線纜串行數(shù)字接口，也作為解串器模塊環(huán)路輸出的線纜串行數(shù)字接口。
所述時(shí)鐘模塊為自抑制小型壓控振蕩器，控制電壓是從片上鎖相環(huán)得到，為解碼器模塊和串碼器模塊提供1.485GHz時(shí)鐘信號(hào)。
本發(fā)明的有益效果是該系統(tǒng)能在實(shí)時(shí)采集處理的HD/SD格式視頻信號(hào)，功能強(qiáng)大且操作簡(jiǎn)單，并且容易處理，主要特點(diǎn)有1、兼容HD/SD格式視頻信號(hào)，實(shí)現(xiàn)對(duì)高速、大容量數(shù)據(jù)視頻信號(hào)處理。
2、采用現(xiàn)代FPGA技術(shù)，實(shí)現(xiàn)硬件對(duì)視頻信號(hào)處理，處理速度快，實(shí)時(shí)性強(qiáng)。
3、可根據(jù)不同需求訂制不同IP核，硬件易于升級(jí)，以滿足未來對(duì)各種新增功能的需求。
4、實(shí)時(shí)預(yù)覽編輯的視頻畫面，可以控制畫面的亮度、對(duì)比度以及色彩空間。
5、兼容性好，可用于不同應(yīng)用軟件廠家的標(biāo)準(zhǔn)平臺(tái)，如Adobe公司的Premier軟件，從而可以實(shí)現(xiàn)更好、更多的功能，更低的成本。
6、集成度高，性能穩(wěn)定，成本低廉，性價(jià)比極高。
圖1是本發(fā)明的系統(tǒng)組成框圖；圖2是本發(fā)明的FPGA控制處理器原理框圖；圖3是本發(fā)明圖2中視頻通道選擇原理框圖；圖4是本發(fā)明圖2中的命令模式DMA通道原理框圖；圖5是本發(fā)明圖2中的本地總線-Avalon總線橋接器原理框圖。
圖中1.均衡器模塊2.解串器模塊 3.FPGA控制處理器4.串碼器模塊5.驅(qū)動(dòng)器模塊 6.時(shí)鐘模塊7.輸入I/O 8.視頻處理單元9.視頻通道選擇 10.10bit/32bit移位寄存器11.命令模式DMA通道 12.控制器13.本地總線-Avalon總線橋接器14.64bit/10bit移位寄存器15.采集控制器(DRAM I/O)16.10bit/64bit移位寄存器17.行有效信號(hào)控制器18.輸出I/O 19.32bit/10bit移位寄存器20.PC計(jì)算機(jī) 21.高分辨率顯示器22.寄存器 23.控制器24.視頻通道25.寄存器 26.控制器27.DCFIFO
28.從模式本地總線模塊29.主模式Avalon總線模塊具體實(shí)施方式
下面結(jié)合附圖對(duì)本發(fā)明的基于FPGA的視頻圖像處理器作進(jìn)一步描述。
本發(fā)明的基于FPGA的視頻圖像處理器的結(jié)構(gòu)是該處理器與PC計(jì)算機(jī)20和高分辨率顯示器21相連接，構(gòu)成視頻處理系統(tǒng)，系統(tǒng)中還有均衡器模塊1、解碼器模塊2、串碼器模塊4、驅(qū)動(dòng)器模塊5、時(shí)鐘模塊6以及FPGA控制處理器3等功能模塊組成，完成對(duì)HD/SD格式視頻信號(hào)采集、處理和回放功能。
如圖1所示，能夠根據(jù)線纜長(zhǎng)度自動(dòng)補(bǔ)償信號(hào)損耗的均衡器模塊1負(fù)責(zé)接收HD/SD格式視頻信號(hào)，經(jīng)過均衡的串行數(shù)據(jù)傳送至解碼器模塊2進(jìn)行串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，1.485Gb/s高清格式視頻信號(hào)或者速率為270Mb/s標(biāo)清格式視頻信號(hào)經(jīng)過串并轉(zhuǎn)換后變?yōu)?0比特/20bit并行數(shù)據(jù)，送由FPGA控制處理器3進(jìn)行視頻信號(hào)的處理。經(jīng)過處理后的視頻信號(hào)既可保存到PC計(jì)算機(jī)20，通過高分辨率顯示器21實(shí)時(shí)預(yù)覽處理效果。又可送入串碼器模塊4進(jìn)行并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，經(jīng)轉(zhuǎn)換后以1.485Gb/s高清格式視頻信號(hào)或者速率為270Mb/s標(biāo)清格式視頻信號(hào)經(jīng)驅(qū)動(dòng)器模塊5輸出到外部設(shè)備。圖1中的時(shí)鐘模塊6為解碼器模塊2和串碼器模塊4提供1.485GHz時(shí)鐘信號(hào)。
FPGA控制處理器3作為解串器模塊2和串碼器模塊4的控制器，用來產(chǎn)生所需控制信號(hào)，同時(shí)也用來作為視頻信號(hào)處理器，對(duì)接收的視頻信號(hào)進(jìn)行處理。
如圖2所示的FPGA控制處理器的原理框圖，包括輸入I/O 7、視頻處理單元8、10bit/64bit移位寄存器16、采集控制器(DRAM I/O)15、64bit/10bit移位寄存器14、視頻通道選擇9、10bit/32bit移位寄存器10、命令模式DMA通道11、本地總線-Avalon總線橋接器13、控制器12、輸出I/O 18、32bit/10bit移位寄存器19和行有效信號(hào)控制器17。
輸入I/O 7和輸出I/O 18均包括讀寫寄存器和雙時(shí)鐘先入先出(DCFIFO)存儲(chǔ)器，作為FPGA控制處理器3與解串器模塊2和串碼器模塊3的數(shù)據(jù)接口，通過對(duì)讀寫寄存器的操作，控制10bit/20bit并行數(shù)據(jù)的輸入與輸出。視頻處理單元8用于輸入視頻信號(hào)的處理，可以根據(jù)不同需求設(shè)計(jì)相應(yīng)的IP核以實(shí)現(xiàn)不同的處理功能。采集控制器(DRAM I/O)15實(shí)現(xiàn)了對(duì)SDRAM存儲(chǔ)器的控制，包括地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)以及Avalon總線的各種信號(hào)，通過采集控制器(DRAM I/O)15可以把處理后的數(shù)據(jù)暫時(shí)存儲(chǔ)到SDRAM存儲(chǔ)器中?？刂破?2采用FPGA的PIO模塊，通過寫PIO模塊的寄存器以輸出所需控制信號(hào)，設(shè)定解串器模塊2和串碼器模塊4的工作模式。為滿足不同功能模塊的數(shù)據(jù)格式，10bit/64bit移位寄存器16、、64bit/10bit移位寄存器14、10bit/32bit移位寄存器10和32bit/10bit移位寄存器19通過移位操作實(shí)現(xiàn)不同數(shù)據(jù)格式的轉(zhuǎn)換。行有效控制器17通過采集解串器模塊2輸出的行、場(chǎng)、幀狀態(tài)信號(hào)以輸出行有效信號(hào)和數(shù)據(jù)有效信號(hào)，作為10bit/64bit移位寄存器16、采集控制器(DRAMI/O)15以及64bit/10bit移位寄存器14的有效控制信號(hào)。
圖3為視頻通道選擇9的原理框圖，包括寄存器22、控制器23和視頻通道24，通過寫寄存器22的標(biāo)志位控制器23產(chǎn)生通道控制信號(hào)控制視頻通道24，實(shí)現(xiàn)不同視頻通道的選擇，以確定直接輸出視頻處理單元8處理后的視頻數(shù)據(jù)還是輸出存儲(chǔ)在SDRAM中的數(shù)據(jù)。
命令模式DMA通道11為32bit數(shù)據(jù)流的DCFIFO(雙時(shí)鐘先入先出存儲(chǔ)器)，圖4為其原理框圖，包括寄存器25、控制器26和DCFIF027，通過寫寄存器25可使設(shè)定DCFIF027的深度以及所使用FPGA內(nèi)部存儲(chǔ)器的類型，控制器26用來控制DCFIFO 27的讀寫操作，并可通過讀寄存器25獲得當(dāng)前DCFIFO27的狀態(tài)。
本地總線-Avalon總線橋接器13為FPGA內(nèi)部Avalon總線與外部本地總線的橋接器，其組成原理如圖5所示，主要由一個(gè)從模式本地總線模塊28和三個(gè)主模式Avalon總線模塊29組成，其功能是建立Avalon總線與本地總線的通道，通過對(duì)Avalon總線模塊29的數(shù)據(jù)進(jìn)行讀寫，實(shí)現(xiàn)對(duì)本地總線數(shù)據(jù)的操作。
在本發(fā)明中，均衡器模塊1采用GENNUM公司生產(chǎn)的線纜均衡芯片GS1524A實(shí)現(xiàn)，該芯片是第二代高速雙極型集成電路的產(chǎn)品，用于設(shè)計(jì)均衡器和電阻超過75歐的同軸電纜的存儲(chǔ)信號(hào)的接收。該芯片被設(shè)計(jì)用于支持SMPTE 292M和SMPTE 259M信號(hào)格式，并且在信號(hào)傳輸速率在270Mb/和1.485Gb/s時(shí)性能是最優(yōu)化的，采用Belden(百通)1694A型電纜的典型最大長(zhǎng)度均衡為傳輸率1.485Gb/s時(shí)為140米，270Mb/s時(shí)為350米。
在本發(fā)明的設(shè)計(jì)、研制中允許SDI格式的視頻信號(hào)在線纜中長(zhǎng)距離傳輸，但即使使用高質(zhì)量線纜信號(hào)也會(huì)產(chǎn)生衰減和畸變，因此該模塊起到線纜均衡作用，用材補(bǔ)償在傳輸中損耗的視頻信號(hào)。
在本發(fā)明中，解串器模塊2采用GENNUM公司生產(chǎn)的解串芯片GS1560A實(shí)現(xiàn)，該芯片是一種可進(jìn)行時(shí)鐘提取的串并行轉(zhuǎn)換器，它還有一個(gè)內(nèi)置的環(huán)路輸出。
該芯片有兩種基本的運(yùn)行模式主模式和從模式。在主模式下，芯片將會(huì)自動(dòng)檢測(cè)信號(hào)格式、提取時(shí)鐘、串行信號(hào)解碼以及處理符合SMPTE259M標(biāo)準(zhǔn)的標(biāo)清信號(hào)與符合SMPTE292MM標(biāo)準(zhǔn)的高清信號(hào)；在從模式下，為了正確接收SMPTE標(biāo)準(zhǔn)的數(shù)據(jù)，就必須通過應(yīng)用層來設(shè)置外置芯片管腳。
芯片GS1560A有一個(gè)集成的電纜驅(qū)動(dòng)器，它可以進(jìn)行循環(huán)的輸入輸出數(shù)據(jù)。通過調(diào)整它，可以輸出一個(gè)經(jīng)過緩沖的或者經(jīng)過時(shí)鐘提取的數(shù)據(jù)。同時(shí)，這個(gè)電纜驅(qū)動(dòng)器還可以在信號(hào)損失處有一個(gè)靜噪輸出，可以輸出高阻態(tài)，自適應(yīng)的信號(hào)擺幅，并且還會(huì)自動(dòng)的轉(zhuǎn)換速率，這要依賴于處理的是高清信號(hào)還是標(biāo)清信號(hào)。
在數(shù)字信號(hào)處理核中，可以進(jìn)行一些數(shù)據(jù)處理，這些功能包括錯(cuò)誤檢測(cè)，糾正及自動(dòng)視頻標(biāo)準(zhǔn)的檢測(cè)，這些功能在缺省狀況下都是使能的，F(xiàn)PGA控制處理器3也可通過GSPI接口，對(duì)這些功能進(jìn)行單獨(dú)控制。
在本發(fā)明的設(shè)計(jì)、研制中起串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)的作用，當(dāng)外接時(shí)鐘模塊6時(shí)，就可以接收速率為1.485Gb/s高清格式視頻信號(hào)或者速率為270Mb/s標(biāo)清格式視頻信號(hào)，并轉(zhuǎn)換為10bit/20bit并行數(shù)據(jù)，并送由FPGA控制處理器3處理。
在本發(fā)明中，串碼器模塊4采用GENNUM公司生產(chǎn)的串碼芯片GS1532實(shí)現(xiàn)，該芯片是一個(gè)帶有集成線纜驅(qū)動(dòng)的多標(biāo)準(zhǔn)并串行轉(zhuǎn)換器。符合SMPTE292M和SMPTE 259M的標(biāo)準(zhǔn)視頻格式，具有10bit/20bit CMOS并行輸入數(shù)據(jù)總線，148.5MHz/74.25MHz/27MHz/13.5MHz時(shí)鐘輸入。
芯片GS1532還包括了一定范圍內(nèi)的數(shù)據(jù)處理功能，這些功能包括錯(cuò)誤檢測(cè)，糾正及自動(dòng)視頻標(biāo)準(zhǔn)的檢測(cè)，這些功能在缺省狀況下都是使能的，F(xiàn)PGA控制處理器3也可通過GSPI接口，對(duì)這些功能進(jìn)行單獨(dú)控制。
在本發(fā)明的設(shè)計(jì)、研制中起并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)的作用，當(dāng)外接時(shí)鐘模塊6時(shí)，就可以接收10bit/20bit并行數(shù)據(jù)，并轉(zhuǎn)換為速率為1.485Gb/s高清格式視頻信號(hào)或者速率為270Mb/s標(biāo)清格式視頻信號(hào)，經(jīng)驅(qū)動(dòng)器模塊5傳輸?shù)酵獠吭O(shè)。
在本發(fā)明中，驅(qū)動(dòng)器模塊5采用GENNUM公司生產(chǎn)的芯片GS1528A，該芯片是第二代高速雙向集成電路，用于一個(gè)或兩個(gè)75歐同軸電纜的驅(qū)動(dòng)，驅(qū)動(dòng)數(shù)據(jù)傳輸速率最高到1.485Gb/s，并且提供兩個(gè)轉(zhuǎn)換速率以兼容SMPTE292M和SMPTE 259M標(biāo)準(zhǔn)的視頻信號(hào)。
在本發(fā)明的設(shè)計(jì)、研制中作為串碼器模塊4的線纜串行數(shù)字接口，也作為解串器模塊2環(huán)路輸出的線纜串行數(shù)字接口。
在本發(fā)明中，時(shí)鐘模塊6采用GENNUM公司生產(chǎn)的芯片G01525，該芯片是一個(gè)自抑制小型壓控振蕩器，控制電壓是從片上鎖相環(huán)得到，其范圍是1.0V-1.5V，控制電壓每升高一伏，它的頻率輸出就會(huì)增加32MHz。在本發(fā)明的設(shè)計(jì)、研制中為解碼器模塊2和串碼器模塊4提供1.485GHz時(shí)鐘。
權(quán)利要求
1.一種基于FPGA的視頻圖像處理器，該處理器與PC計(jì)算機(jī)(20)和高分辨率顯示器(21)相連接，構(gòu)成視頻處理系統(tǒng)，其特征是該系統(tǒng)包括有均衡器模塊(1)、解串器模塊(2)、驅(qū)動(dòng)器模塊(5)、串碼器模塊(4)、時(shí)鐘模塊(6)以及FPGA控制處理器(3)；所述均衡器模塊(1)接收HD/SD格式視頻信號(hào)，并對(duì)接收的視頻信號(hào)進(jìn)行補(bǔ)償，補(bǔ)償后的視頻信號(hào)送入解串器模塊(2)實(shí)現(xiàn)串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，轉(zhuǎn)換后的10bit/20bit并行數(shù)據(jù)經(jīng)FPGA控制處理器(3)進(jìn)行處理，處理后的視頻信號(hào)傳送到PC計(jì)算機(jī)(20)，通過高分辨率顯示器(21)實(shí)時(shí)預(yù)覽處理效果；串碼器模塊(4)用來接收來自FPGA控制處理器(3)的視頻信號(hào)，實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，并經(jīng)驅(qū)動(dòng)器模塊(5)傳輸?shù)酵獠吭O(shè)備，時(shí)鐘模塊(6)為解串器模塊(2)和串碼器模塊(4)提供時(shí)鐘信號(hào)；均衡器模塊(1)中的芯片接受外部視頻源傳送的HD/SD格式的視頻信號(hào)，對(duì)視頻信號(hào)在傳輸過程中的損耗進(jìn)行補(bǔ)償，并自動(dòng)檢測(cè)視頻信號(hào)的格式，經(jīng)過補(bǔ)償后的視頻信號(hào)輸入到解串器模塊(2)，通過解串器模塊(2)中的芯片把高速串行數(shù)據(jù)轉(zhuǎn)換為10bit/20bit的并行數(shù)據(jù)，同時(shí)輸出并行時(shí)鐘，F(xiàn)PGA控制處理器(3)控制解串器模塊(2)的工作模式，并對(duì)視頻信號(hào)進(jìn)行處理，處理后的視頻信號(hào)傳送到PC計(jì)算機(jī)(20)，通過高分辨率顯示器(21)實(shí)時(shí)預(yù)覽處理效果，也可以以文件形式保存到PC計(jì)算機(jī)(20)實(shí)現(xiàn)采集功能；FPGA控制處理器(3)同樣可以控制串碼器模塊(4)的工作模式，接收PC計(jì)算機(jī)(20)傳送的視頻信號(hào)，把視頻信號(hào)輸入到串碼器模塊(4)中的芯片輸入端，實(shí)現(xiàn)10bit/20bit并行數(shù)據(jù)到高速串行數(shù)據(jù)的轉(zhuǎn)換，轉(zhuǎn)換后的高速串行數(shù)據(jù)經(jīng)過驅(qū)動(dòng)器模塊(5)提供的串行數(shù)字接口輸出到外部設(shè)備，實(shí)現(xiàn)視頻信號(hào)的回放。
2.根據(jù)權(quán)利要求1所述的基于FPGA的視頻圖像處理器，其特征是所述的FPGA控制處理器(3)包括輸入I/O(7)、視頻處理單元(8)、10bit/64bit移位寄存器(16)、采集控制器(DRAMI/O)(15)、64bit/10bit移位寄存器(14)、視頻通道選擇(9)、10bit/32bit移位寄存器(10)、命令模式DMA通道(11)、本地總線-Avalon總線橋接器(13)、控制器(12)、輸出I/O(18)、32bit/10bit移位寄存器(19)和行有效信號(hào)控制器(17)；所述輸入I/O(7)負(fù)責(zé)10bit/20bit并行數(shù)據(jù)接收，接收的并行數(shù)據(jù)送入視頻處理單元(8)進(jìn)行視頻信號(hào)的處理，處理后的信號(hào)可直接向后傳送至視頻通道選擇(9)，或經(jīng)10bit/64bit移位寄存器(16)轉(zhuǎn)換為64bit數(shù)據(jù)，通過采集控制器(DRAMI/O)(15)存儲(chǔ)到DRAM，再經(jīng)過64bit/10bit移位寄存器(14)送至視頻通道選擇(9)，視頻通道選擇(9)可以選擇不同的信號(hào)通道，控制視頻處理單元(8)處理后的數(shù)據(jù)或存儲(chǔ)在DRAM中的數(shù)據(jù)通過10bit/32bit移位寄存器(10)、命令模式DMA通道(11)、本地總線-Avalon總線橋接器(13)傳送至PCI總線；從PCI總線傳入的數(shù)據(jù)也可通過本地總線-Avalon總線橋接器(13)、命令模式DMA通道(11)、32bit/10bit移位寄存器(19)、輸出I/O(18)實(shí)現(xiàn)處理后的視頻信號(hào)的輸出。
3.根據(jù)權(quán)利要求1所述的基于FPGA的視頻圖像處理器，其特征是所述解串器模塊(2)包括兩個(gè)差分輸入，每個(gè)差分輸入通過均衡器模塊(1)連接，經(jīng)過均衡器模塊(1)的信號(hào)輸入到解串器模塊(2)的輸入端實(shí)現(xiàn)串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，輸出10bit/20bit并行數(shù)據(jù)送入FPGA控制處理器(3)進(jìn)行處理，解串器模塊(2)的時(shí)鐘由時(shí)鐘模塊(6)提供。
4.根據(jù)權(quán)利要求1所述的基于FPGA的視頻圖像處理器，其特征是所述串碼器模塊(4)外接時(shí)鐘模塊(6)時(shí)，經(jīng)驅(qū)動(dòng)器模塊(5)傳輸?shù)酵獠吭O(shè)備，就能夠接收經(jīng)FPGA控制處理器(3)處理后的10bit/20bit并行數(shù)據(jù)，并轉(zhuǎn)換為速率為1.485Gb/s高清格式視頻信號(hào)或者速率為270Mb/s標(biāo)清格式視頻信號(hào)。
5.根據(jù)權(quán)利要求1所述的基于FPGA的視頻圖像處理器，其特征是所述驅(qū)動(dòng)器模塊(5)提供兩個(gè)轉(zhuǎn)換速率以兼容SMPTE 292M和SMPTE 259M標(biāo)準(zhǔn)的視頻信號(hào)，為串碼器模塊(4)的線纜串行數(shù)字接口，也作為解串器模塊(2)環(huán)路輸出的線纜串行數(shù)字接口。
6.根據(jù)權(quán)利要求1所述的基于FPGA的視頻圖像處理器，其特征是所述時(shí)鐘模塊(6)為自抑制小型壓控振蕩器，為解串器模塊(2)和串碼器模塊(4)提供時(shí)鐘信號(hào)。
全文摘要
本發(fā)明提供一種基于FPGA的視頻圖像處理器，該裝置包括有均衡器模塊、解串器模塊、驅(qū)動(dòng)器模塊、串碼器模塊、時(shí)鐘模塊以及FPGA控制處理器；所述均衡器模塊接收HD/SD格式視頻信號(hào)，并對(duì)接收的視頻信號(hào)進(jìn)行補(bǔ)償，補(bǔ)償后的視頻信號(hào)送入解串器模塊實(shí)現(xiàn)串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，轉(zhuǎn)換后的10bit/20bit并行數(shù)據(jù)經(jīng)FPGA控制處理器處理后，輸入到串碼器模塊，進(jìn)行并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，并經(jīng)驅(qū)動(dòng)器模塊傳輸?shù)酵獠吭O(shè)備，時(shí)鐘模塊為解串器模塊和串碼器模塊提供1.485GHz的時(shí)鐘信號(hào)。有益效果是該系統(tǒng)能在實(shí)時(shí)采集處理的HD/SD格式視頻信號(hào)，功能強(qiáng)大且操作簡(jiǎn)單，并且容易處理，可根據(jù)不同需求訂制不同IP核，硬件易于升級(jí)，以滿足未來對(duì)各種新增功能的需求，集成度高，性能穩(wěn)定，成本低廉，性價(jià)比極高。
文檔編號(hào)G06F3/14GK1964465SQ20061012949
公開日2007年5月16日 申請(qǐng)日期2006年11月22日 優(yōu)先權(quán)日2006年11月22日
發(fā)明者崔寶英, 謝長(zhǎng)虹, 劉曉軍 申請(qǐng)人:天津亞威達(dá)電子有限公司