專利名稱：通過平衡早時鐘和晚時鐘的等待時間規范化的制作方法
技術領域：
本發明涉及系統存儲器。更具體而言，本發明涉及規范化位于直插式存儲器模塊中的存儲器設備的等待時間。
背景技術：
在現代計算機中，用于系統存儲器的時鐘信號定時對確保存儲器通道的穩健操作是關鍵的。很多存儲器子系統被設計成菊花鏈構造。在菊花鏈構造的存儲器子系統中，從存儲器控制器集線器(MCH)發起的源同步操作將命令、地址和具有存儲器通道時鐘的控制信息發送到串聯連接的動態隨機存取存儲器(DRAM)。在該情況下，鏈中的第一DRAM設備在其它DRAM設備之前接收命令/地址/控制信息，第二DRAM設備在第一DRAM設備之后但在其它DRAM設備之前接收命令/地址/控制信息，依此類推，直到最后一個DRAM設備在所有其它DRAM設備之后接收命令/地址/控制信息。
因此，每一個DRAM設備在基于命令/地址/控制信息從存儲器控制器集線器(MCH)行進到每一個相應的DRAM設備所需的渡越時間的唯一的時間處激活。對于每一個DRAM設備的這些唯一的激活時間意味著每一個DRAM設備在不同且唯一的時刻將數據發送回MCH，由此造成對于全部設備的不等的等待時間。在現今的計算機系統中，為了保護涉及不等DRAM等待時間的存儲通道數據破壞，MCH必須規范化DRAM等待時間。為了實現DRAM等待時間規范化，MCH可結合其它電路以緩沖傳入的數據。盡管如此，由于增加到MCH中的額外電路，該方法是不理想的。MCH也可通過將額外的定時延遲增加到其存儲器通道以排除由于DRAM等待時間中的差別引起的存儲器破壞的可能性來實現這一目的。由于增加的MCH定時中延遲會降低系統的性能，所以這種解決方法也是不理想的附圖簡述本發明作為示例示出，且不限于附圖中的圖形，附圖中相同的參考標號表示相似的元件，附圖中
圖1示出在本發明的一個實施例中其中可規范化系統存儲器等待時間的計算機系統。
圖2描述在本發明的一個實施例中在MCH和直插式存儲器模塊之間行走的時鐘信號跡線。
圖3描述在本發明的一個實施例中對于三個存儲器設備的早、晚和平均時鐘信號的時序圖。
圖4示出在本發明的一個實施例中生成平均時鐘信號的方法。
本發明的詳細描述公開了通過平衡早時鐘和晚時鐘來規范化系統存儲器的等待時間的有效方法的實施例。在以下描述中，陳述了眾多具體細節。然而，應該理解，可在缺少這些具體細節的情況下實施實施例。在其它情況下，沒有討論公知的元件、規范和協議，以免使本發明晦澀。
圖1示出在一個實施例中其中可規范化系統存儲器等待時間的計算機系統。處理器100通過總線(有時稱為主機總線)連接到存儲器控制器集線器(MCH)102。MCH102允許對由位于直插式存儲器模塊上的多個DRAM設備組成的系統存儲器104的訪問(在圖2中詳細解釋)。MCH102允許處理器訪問圖形模塊106，諸如連接到陰極射線管(CRT)、液晶顯示器(LCD)或另一類型的顯示設備的加速圖形端口(AGP)圖形設備。MCH102還允許處理器訪問I/O控制器集線器(ICH)108。可將多個常規代理連接到ICH108，諸如I/O總線110(PCI、USB等)、硬盤驅動器112、鍵盤控制器114和鼠標控制器116以及許多其它可能的設備。在一個實施例中，圖1中所示的計算機系統的組件通過印刷電路板(例如，主板)上的總線連接。各個總線線路以跡線的形式蝕刻到印刷電路板中。一種這樣的跡線線路是在MCH102和系統存儲器104之間行走的時鐘信號跡線。
圖2描述了在本發明的一個實施例中在MCH200和直插式存儲器模塊204之間行走的時鐘信號跡線。直插式存儲模塊204包括計算機系統中的系統存儲器的全部或部分。MCH200通過時鐘總線跡線202將時鐘信號的特定邊沿(下文中稱為“時鐘信號邊沿”)發送到直插式存儲器模塊204。在一個實施例中，時鐘信號的特定邊沿可以是上升沿。在另一個實施例中，時鐘信號的特定邊沿可以是下降沿。時鐘總線跡線202經由時鐘引腳206連接到直插式存儲器模塊204。在一個實施例中，時鐘引腳206是將直插式存儲器模塊204連接到MCH200的眾多引腳中的一個。此外，數據響應于數據讀或寫命令通過數據總線208在存儲器設備和MCH之間傳輸。在其它實施例中，主板210可以是總線跡線可穿過其定線的任何類型的印刷電路板，如插入式子卡。在一個實施例中，時鐘引腳206可通過雙列直插式存儲器模塊(DIMM)插口連接來連接到時鐘總線跡線202。在一個實施例中，命令/地址/控制總線跡線沿類似于時鐘總線跡線202的路徑。
直插式存儲器模塊204以一個或多個DRAM存儲器設備來填充。在不同的實施例中，除標準DRAM外可在直插式存儲器模塊204上配置其它形式的RAM存儲器。圖2示出具有三個存儲器設備(214、218和222)的實施例，雖然在不同的實施例中，可以有任何數量的存儲器設備。在一種標準配置中，可以有位于直插式存儲器模塊204上的8或9個存儲器設備，盡管具有兩個或更多存儲器設備的任何直插式存儲器模塊204都是適用的。一旦時鐘信號通過時鐘引腳206，它最初經由早時鐘信號跡線路徑212穿過直插式存儲器模塊204通過早時鐘信號輸入引腳216路由到存儲器設備214。“早”時鐘信號被定義為由每一個存儲器設備接收的第一個時鐘信號。時鐘信號邊沿沿著早時鐘信號跡線路徑212分別通過早時鐘信號引腳220和224繼續向下到存儲器設備218和222。
時鐘信號邊沿到達這些連續引腳中的每一個需要一有限時間。因此，存儲器設備214在其它兩個存儲器設備之前通過早時鐘信號引腳216接收時鐘信號邊沿，因為從直插式存儲器模塊204的時鐘引腳206到存儲器設備214的早時鐘信號引腳216的早時鐘信號跡線路徑212的長度是最短的。然而，存儲器設備222將在其它兩個存儲器設備之后通過早時鐘信號引腳224接收時鐘信號邊沿，因為從直插式存儲器模塊204的時鐘引腳206到存儲器設備222的早時鐘信號引腳224的早時鐘引號跡線路徑212的長度是最長的。由每一個存儲器設備通過其早時鐘信號引腳接收的時鐘信號邊沿被認為是“早”時鐘信號。
一旦時鐘信號邊沿到達所有存儲器設備(即，時鐘信號邊沿完成通過早時鐘信號跡線路徑212的行進)，則時鐘信號邊沿接著通過循環跡線路徑226行進。當時鐘信號邊沿在循環跡線路徑226中循環后，它沿著晚時鐘信號路徑228第二次行進回到所有的存儲器設備。“晚”時鐘信號被定義為由每一個存儲器設備接收的第二個時鐘信號。在該遍中，時鐘信號邊沿首先到達存儲器設備222的晚時鐘信號引腳230。該時鐘信號邊沿隨后分別通過晚時鐘信號引腳232和234到達存儲器設備218和214。由每一個存儲器設備通過其晚時鐘信號引腳接收的時鐘信號邊沿被認為是“晚”時鐘信號。當時鐘信號邊沿在晚時鐘信號遍中到達每一個存儲器設備時，它以與在早時鐘信號遍中相反的順序到達。因此，存儲器設備222具有延遲最多的“早”時鐘信號但延遲最少的“晚”時鐘信號。同樣的關系，存儲器設備214具有延遲最少的“早”時鐘信號但延遲最多的“晚”時鐘信號。
最后，一旦時鐘信號邊沿完成其“早”和“晚”遍后，該時鐘信號邊沿通過到達端接電阻器236來終止于直插式存儲器模塊204上。在一個實施例中，早時鐘信號跡線212、循環跡線226和晚時鐘信號跡線228的布局允許在所有的存儲器設備上的對稱定時功能，使得每一個耦合的“早”和“晚”時鐘信號的平均將形成對于直插式存儲器模塊204上的所有存儲器設備相等的“平均”時鐘信號。
在一個實施例中，先進先出(FIFO)緩沖器被置于耦合到命令/控制總線的每一個存儲器設備中。FIFO以每一個存儲器設備的早時鐘信號將傳入的控制/命令/地址鎖存在命令/控制總線上。然后，FIFO以平均時鐘信號將控制/命令/地址釋放到每一個存儲器設備的核心。隨后，每一個存儲器設備中的所有命令/控制操作以平均時鐘同步發生。
圖3描述了在本發明的一個實施例中對于三個存儲器設備的早、晚和平均時鐘信號的時序圖。在該圖中，時刻0對應于時間線上的位置342。在時刻0，計算機系統中的MCH在MCH時鐘信號300的邊沿啟動數據讀或寫周期。該數據讀或寫周期由發送到存儲器設備的命令302指示。在一個實施例中，該命令302也附帶了地址。特定的時鐘信號邊沿在下文中稱為“時鐘信號上升沿”，盡管在另一個實施例中，特定的時鐘信號邊沿可以是下降沿。可在時鐘信號的上升沿前的必要設置時間中和時鐘信號上升沿后的必要保持時間中保證命令302的有效性。因此，命令302可集中在時鐘信號上升沿(如圖3所示)的周圍。時鐘信號上升具有在其在MCH處的始發通過時鐘引腳與在直插式存儲器模塊處的到達之間的渡越時間。該渡越時間由時延306(即，等待時間306)表示。因此，在時延306后，時鐘信號上升沿到達直插式存儲器模塊上的時鐘引腳，以時鐘信號304示出。再一次，命令308對于從時鐘信號的一個上升沿到下一個上升沿的整個周期是有效的(由時鐘信號304表示)。由302和308表示的命令是相同的命令，它們僅由于從MCH到直插式存儲器模塊上的時鐘引腳的渡越時間而延遲了時延306。
接著，時鐘信號上升沿從直插式存儲器模塊上的時鐘引腳行進到第一存儲器設備。直插式存儲器模塊上的時鐘引腳和第一存儲器設備之間的時鐘信號上升沿渡越時間由時延312表示。因此，在時延312后，時鐘信號上升沿到達第一存儲器設備，以時鐘信號310表示，這表示第一存儲器設備的早時鐘信號。命令314對于時鐘信號的整個周期(即，在第一存儲器設備時鐘信號310上所示的兩個上升沿之間)是有效的。同樣，由314表示的命令與302和308的命令相同，僅延遲了基于從MCH時刻0 342到時鐘信號上升沿到達第一存儲器設備的時鐘信號上升沿渡越時間的時間(即，時延306+時延312)。
該時鐘信號上升沿然后從第一存儲器設備行進到第二存儲器設備。在第一存儲器設備和第二存儲器之設備間的時鐘信號上升沿渡越時間由時延318表示。因此，在時延318后，時鐘信號上升沿到達第二存儲器設備，以時鐘信號316示出，這表示第二存儲器設備的早時鐘信號。命令320對時鐘信號的整個周期(即，在第二存儲器設備時鐘信號316上所示的兩個上升沿之間)是有效的。由320表示的命令與302、308和314的命令相同，僅延遲了基于從MCH時刻0 342到時鐘信號上升沿到達第二存儲器設備的時鐘信號上升沿渡越時間的時間(即，時延306+時延312+時延318)。
接著，時鐘信號上升沿從第二存儲器設備行進到第三存儲器設備。在第二存儲器設備和第三存儲器設備之間的時鐘信號上升沿渡越時間由時延324表示。因此，在時延324后，時鐘信號上升沿到達第三存儲器設備，以時鐘信號322示出，這表示第三存儲器設備的早時鐘信號。命令326對時鐘信號的整個周期(即，在第三存儲器設備時鐘信號322上所示的兩個上升沿之間)是有效的。由326表示的命令與302、308、314和320的命令相同，僅延遲了基于從MCH時刻0 342到時鐘信號上升沿到達第三存儲器設備的時鐘信號上升沿渡越時間的時間(即，時延306+時延312+時延318+時延324)。
一旦時鐘信號上升沿已到達直插式存儲模塊上的所有存儲器設備，它然后通過直插式存儲模塊上的循環跡線行進。該時鐘信號上升沿然后作為第三存儲器設備的晚時鐘信號(由時鐘信號328表示)第二次到達第三存儲器設備。在這一點上，第三存儲器設備生成用于其自身的內部平均時鐘信號。該平均時鐘信號(由時鐘信號330表示)通過創建具有位于早時鐘信號322的上升沿和晚時鐘信號328的上升沿之間的一半處的上升沿的時鐘信號來生成。因此，第三存儲器設備的平均時鐘信號330在早時鐘信號上升沿322后延遲時延332的時間。
接著，時鐘信號上升沿作為第二存儲器設備的晚時鐘信號(由時鐘信號334表示)第二次回到第二存儲器設備。在這一點上，第二存儲器設備生成用于其自身的內部平均時鐘信號。該平均時鐘信號(由時鐘信號336表示)通過創建具有位于早時鐘信號316的上升沿和晚時鐘信號334的上升沿之間的一半處的上升沿的時鐘信號來生成。第二存儲器設備的平均時鐘信號336在其早時鐘信號上升沿316后延遲等于時延332+時延324的時延。
最后，該時鐘信號上升沿作為第一存儲器設備的晚時鐘信號(由時鐘信號338表示)第二次回到第一存儲器設備。在這一點上，第一存儲器設備生成用于其自身的內部平均時鐘信號。該平均時鐘信號(由時鐘信號340表示)通過創建具有位于早時鐘信號310的上升沿和晚時鐘信號338的上升沿之間的一半處的上升沿的時鐘信號來生成。第三存儲器設備的平均時鐘信號340在其早時鐘信號上升沿310后延遲等于時延332+時延324+時延318的時延。
因此，獨立地創建了用于全部三個存儲器設備的平均時鐘信號。特別地，每一個設備內部創建其自己的平均時鐘。該平均時鐘信號的特定上升沿對于所有的三個存儲器設備是相同的，且在設備之間沒有時延(即，平均時鐘信號330、336和340在參考MCH的延遲和相位方面是相等的)。因此，現在有對于所有的存儲器設備有一個時鐘域。每一個存儲器設備可利用該平均時鐘來將I/O傳輸與存儲器設備對準并將存儲器設備與I/O對準。因此，當利用平均時鐘將數據從存儲器設備發送到MCH時，它將同時到達，且MCH不會察覺到從存儲器設備中的任一個接收數據之間的延遲。在不同的實施例中，可將該用于創建相等平均時鐘信號的方法延伸到任何數量的存儲器設備(例如，2、3、4、8、16個等)。
圖4示出在本發明的一個實施例中生成平均時鐘信號的方法。在該方法的開始400處，由存儲器設備接收早時鐘信號402。在一個實施例中，該早時鐘信號可從MCH生成。在其它實施例中，該時鐘信號可從計算機系統中的任何集成電路或時鐘組件生成。在一個實施例中，該時鐘信號通過跡線接收。跡線可穿過主板、直插式存儲模塊和/或其上跡線可被定線的任何其它形式的介質來定線。接著，由存儲器設備接收晚時鐘信號404。在一個實施例中，該晚時鐘信號是與早時鐘信號相同的時鐘信號，但由于通過更長的跡線路由而延遲一另外的渡越時間。最后，由存儲器設備利用所接收的早時鐘信號和晚時鐘信號生成平均時鐘信號406，且方法在408處結束。在一個實施例中，平均時鐘信號通過確定早時鐘信號的上升沿的時間、確定晚時鐘信號的上升沿的時間、并創建具有在早時鐘信號的上升沿的時間和晚時鐘信號的上升沿的時間之間的一半時間處的上升沿的平均時鐘信號。
因此，公開了通過平衡早和晚時鐘來規范化系統存儲器的等待時間的有效方法的實施例。參考其特定的示例性實施例描述了這些實施例。然而，顯然得益于本發明公開的人可在不背離本文描述的實施例的寬泛精神和范圍的情況下對這些實施例進行修改和改變。因此，認為說明書和附圖是說明性的而不是限制的意思。
權利要求
1.一種方法，包括第一存儲器設備和第二存儲器設備接收一早時鐘信號；所述第一存儲器設備和所述第二存儲器設備接收一晚時鐘信號；以及所述第一存儲器設備和所述第二存儲器設備通過平均所述早時鐘信號和所述晚時鐘信號來生成平均時鐘信號，其中所述第一存儲器設備的平均時鐘信號和所述第二存儲器設備的平均時鐘信號是同步的。
2.如權利要求1所述的方法，其特征在于，所述早時鐘信號和所述晚時鐘信號是從在沿單條時鐘信號跡線的不同點處抽頭的單個時鐘信號中得到的。
3.如權利要求1所述的方法，其特征在于，生成平均時鐘信號還包括確定所述早時鐘信號的時序；確定所述晚時鐘信號的時序；以及創建具有在所述早時鐘信號的時序和所述晚時鐘信號的時序之間的一半處的時序的平均時鐘信號。
4.如權利要求3所述的方法，其特征在于，所述第一存儲器設備的平均時鐘信號和所述第二存儲器設備的平均時鐘信號還包括具有相同的相對相位的一對時鐘信號。
5.一種裝置，包括時鐘信號跡線；以及存儲器設備，所述存儲器設備用于從所述時鐘信號跡線接收一早時鐘信號，并從所述時鐘信號跡線接收一晚時鐘信號；以及通過平均所述早時鐘信號和所述晚時鐘信號來生成平均時鐘信號。
6.如權利要求5所述的裝置，其特征在于，所述時鐘信號跡線穿過所述存儲器上的早時鐘信號輸入和所述存儲器設備上的晚時鐘信號輸入之間的循環跡線來定線。
7.如權利要求6所述的裝置，其特征在于，還包括一直插式存儲器模塊，所述直插式存儲器模塊用于將所述存儲器設備耦合到印刷電路板；以及包含從所述印刷電路板到所述存儲器設備單元定線的所述時鐘信號跡線。
8.如權利要求7所述的裝置，其特征在于，所述時鐘信號跡線還用于將所述時鐘信號從所述印刷電路板路由到所述存儲器設備上的所述早時鐘信號輸入；將所述時鐘信號從所述存儲器設備上的所述早時鐘信號輸入通過所述循環跡線路由到所述存儲器設備上的所述晚時鐘信號輸入；以及將所述時鐘信號從所述存儲器設備上的所述晚時鐘信號輸入路由到端接電阻器。
9.如權利要求8所述的裝置，其特征在于，所述端接電阻器位于所述直插式存儲器模塊上。
10.如權利要求7所述的裝置，其特征在于，所述直插式存儲器模塊還用于將兩個或更多存儲器設備連接到所述印刷電路板。
11.如權利要求10所述的裝置，其特征在于，所述兩個或更多存儲器設備還用于各自生成與至少一個其它信號同步的平均時鐘信號。
12.如權利要求6所述的裝置，其特征在于，所述時鐘信號跡線還用于將所述時鐘信號從印刷電路板路由到所述存儲器設備上的所述早時鐘信號輸入；將所述時鐘信號從所述存儲器設備上的所述早時鐘信號輸入通過所述循環跡線路由到所述存儲器設備上的所述晚時鐘信號輸入；以及將所述時鐘信號從所述存儲器設備上的所述晚時鐘信號輸入路由到端接電阻器。
13.如權利要求12所述的裝置，其特征在于，所述裝置還用于將兩個或更多存儲器設備連接到所述印刷電路板。
14.如權利要求13所述的裝置，其特征在于，所述兩個或更多存儲器設備還用于各自生成平均時鐘信號，其中所有所生成的平均時鐘信號都是同步的。
15.一種方法，包括一存儲器設備接收一早時鐘信號和一晚時鐘信號；以及所述存儲器設備通過平均所述早時鐘信號和所述晚時鐘信號來生成平均時鐘信號。
16.如權利要求15所述的方法，其特征在于，所述早時鐘信號和所述晚時鐘信號是從沿單條時鐘信號跡線的不同點處抽頭的單個時鐘信號中得到的。
17.如權利要求15所述的方法，其特征在于，生成平均時鐘信號還包括確定所述早時鐘信號的時序；確定所述晚時鐘信號的時序；以及創建具有在所述早時鐘信號的時序和所述晚時鐘信號的時序之間的一半處的時序的平均時鐘信號。
18.如權利要求17所述的方法，其特征在于，所述第一存儲器設備的平均時鐘信號和所述第二存儲器設備的平均時鐘信號還包括具有相同的相對相位的一對時鐘信號。
19.如權利要求16所述的方法，其特征在于，還包括將所述時鐘信號輸入到位于一直插式存儲器模塊上的一個或多個存儲器設備。
20.如權利要求19所述的方法，其特征在于，還包括所述一個或多個存儲器設備接收作為所述早時鐘信號的時鐘信號；所述一個或多個存儲器接收作為所述晚時鐘信號的時鐘信號。
21.如權利要求20所述的方法，其特征在于，還包括通過平均與每一個存儲器設備相關聯的所述早時鐘信號和所述晚時鐘信號來生成用于所述一個或多個存儲器設備中的每一個的平均時鐘信號。
22.一種系統，包括時鐘信號跡線；耦合到所述時鐘信號跡線的芯片組；以及耦合到所述時鐘信號跡線的存儲器設備，所述存儲器設備用于從所述時鐘信號跡線接收一早時鐘信號，并從所述時鐘信號跡線接收一晚時鐘信號；以及通過平均所述早時鐘信號和所述晚時鐘信號來生成平均時鐘信號。
23.如權利要求22所述的系統，其特征在于，所述時鐘信號跡線穿過所述存儲器上的早時鐘信號輸入和所述存儲器設備上的晚時鐘信號輸入之間的循環跡線來定線。
24.如權利要求23所述的系統，其特征在于，還包括一直插式存儲器模塊，所述直插式存儲器模塊用于將所述存儲器設備耦合到印刷電路板；以及包含從所述印刷電路板到所述存儲器設備單元定線的所述時鐘信號跡線。
25.如權利要求24所述的系統，其特征在于，所述時鐘信號跡線還用于將所述時鐘信號從所述印刷電路板路由到所述存儲器設備上的所述早時鐘信號輸入；將所述時鐘信號從所述存儲器設備上的所述早時鐘信號輸入通過循環跡線路由到所述存儲器設備上的所述晚時鐘信號輸入；以及將所述時鐘信號從所述存儲器設備上的所述晚時鐘信號輸入路由到端接電阻器。
26.如權利要求25所述的系統，其特征在于，所述端接電阻器位于所述直插式存儲器模塊上。
27.如權利要求24所述的系統，其特征在于，所述直插式存儲器模塊還用于將兩個或更多存儲器設備連接到所述印刷電路板。
28.如權利要求27所述的系統，其特征在于，所述兩個或更多存儲器設備還用于各自生成平均時鐘信號，其中所有所生成的平均時鐘信號都是同步的。
29.如權利要求22所述的系統，其特征在于，所述時鐘信號跡線還用于將所述時鐘信號從印刷電路板路由到所述存儲器設備上的所述早時鐘信號輸入；將所述時鐘信號從所述存儲器設備上的所述早時鐘信號輸入通過所述循環跡線路由到所述存儲器設備上的所述晚時鐘信號輸入；以及將所述時鐘信號從所述存儲器設備上的所述晚時鐘信號輸入路由到端接電阻器。
30.如權利要求29所述的系統，其特征在于，所述時鐘信號跡線還用于將兩個或更多存儲器設備連接到所述印刷電路板。
31.如權利要求30所述的系統，其特征在于，所述兩個或更多存儲器設備還用于各自生成平均時鐘信號，其中所有所生成的平均時鐘信號都是同步的。
全文摘要
公開了一種方法、裝置和系統。在一個實施例中，該方法包括將早時鐘信號和晚時鐘信號輸入到存儲器設備并通過平均該早時鐘信號和該晚時鐘信號來生成用于該存儲器設備的平均時鐘信號。
文檔編號G06F1/10GK101027624SQ200580032219
公開日2007年8月29日 申請日期2005年9月13日 優先權日2004年9月24日
發明者H·托, J·西爾蒙, M·拉希德 申請人:英特爾公司