專利名稱：半導體集成電路及半導體集成電路的配置布線方法
技術領域：
本發明涉及使用標準單元構成的半導體集成電路及半導體集成電路的配置布線方法，特別涉及能夠使集成電路的功能變更容易進行的半導體集成電路。
背景技術：
迄今，存在一種被稱為標準單元方式的設計方法，預先準備多種具有規定的邏輯功能的標準單元，根據用戶的需要組合這些標準單元設計出實現規定功能的集成電路。
在標準單元方式中，在半導體基板上配置多個標準單元，通過使用布線連接該標準單元之間，從而形成具備規定功能的半導體集成電路。
但是，在這樣的標準單元方式中，在已經決定了配置在半導體基板上的標準單元的配置圖后進行集成電路的功能變更的情況下，就需要進行標準單元的設計變更，有可能必須在全層中改變用于形成半導體集成電路的制造掩模的設計。因此，可能需要龐大的期間以進行變更的開發。
作為解決上述課題的一種方法，專利文獻1所示的技術是人們熟知的技術。在專利文獻1中，公布了在沒有配置標準單元的空閑區域中，預先配置將標準單元進行網格狀排列而成的門陣列，當進行集成電路的功能變更時，有選擇地通過布線層連接該門陣列。
按照該結構，由于僅僅通過變更布線層就能夠變更集成電路的功能，因而能夠縮短變更所必須的開發期間。
特開平10-242289號公報但是，在專利文獻1所公開的結構中，當為了實現功能變更而追加新的邏輯電路時，通過布線層連接具有預先確定的晶體管結構的基本單元構成實現目的功能的邏輯電路，因此，配置圖的自由度受到限制。其結果，為了實現追加的邏輯電路所必要的面積增大。因此，在空閑區域較小的情況下，不能配置必要數量的基本單元，有可能不能與功能變更相適應。
進而，在通過布線層連接基本單元構成目的邏輯電路時，需要考慮布線延遲的影響等，用于構成追加的邏輯電路的工序可能變得很復雜。
發明內容
為了解決上述課題，在本發明的半導體集成電路中，在半導體基板上配置用于實現規定功能的多個標準單元、以及在進行規定功能變更時使用的備用標準單元，半導體基板具有多列單元行，該單元行由多個標準單元排成一列配置而成，在單元行中設置沒有配置上述標準單元的空閑區域，在該空閑區域上配置了備用標準單元。
按照本發明，即使在空閑區域較小的情況下，或者進行大規模的功能變更的情況下，也能夠充分對應，進而，能夠使工序不復雜又能實現功能變更。
圖1是說明本發明中的半導體集成電路的平面圖。
圖2是說明本發明中的半導體集成電路的單元行的放大圖。
圖3是說明本發明中的備用標準單元的平面圖。
圖4是說明本發明中的備用標準單元的電路圖。
圖5是表示本發明中的功能變更狀況的概要圖。
圖6是表示本發明中的功能變更狀況的概要圖。
圖7是表示本發明中的功能變更的變形例的概要圖。
圖8是表示本發明中的功能變更的變形例的概要圖。
圖9是表示本發明中的功能變更的變形例的電路圖。
圖10是說明本發明中的功能變更的變形例的備用標準單元的平面圖。
具體實施例方式
以下，參照附圖詳細說明本發明的實施例。再有，在所有附圖中對于同樣的結構，標注同樣的符號。
圖1是說明本實施例中的半導體集成電路的概要圖。
如圖1所示，在本實施例中的半導體集成電路中，在半導體基板100上配置了多個標準單元(SC1、SC2、SC3)210。
在本實施例中，半導體基板100以硅(Si)作為材料。
進而，在半導體基板100的周邊區域上配置了多個周邊單元900。周邊單元900是用于輸入來自外部的信號或者向外部進行信號輸出的單元，由實現各功能的電路和通過引線鍵合等與外部電連接的焊盤構成。
標準單元(SC1、SC2、SC3)210是具有規定的邏輯功能的預先設計的邏輯驗證完畢的單元，由形成在半導體基板100表面上的多個晶體管和配置在半導體基板100上且電連接各晶體管之間的布線構成。
這里，作為由在半導體基板100的表面上形成的雜質擴散層和在半導體基板100上形成的柵電極構成的晶體管，下面對構成標準單元210的晶體管進行說明。
當進行進一步說明時，在標準單元210中，適當地對單元內的各晶體管的配置進行設計。例如，通過使多個晶體管使用公共的雜質擴散層，從而能夠謀求面積縮小等。
標準單元SC1、SC2、SC3是表示具備各自不同的邏輯功能的標準單元。例如，觸發電路、NAND門、AND門等。
通過用布線相互連接這些標準單元210，從而能夠在半導體基板100上實現具有規定功能的集成電路。
半導體基板100具有多行標準單元210呈列狀配置的單元行200。
進而，如圖2所示，在各單元行200中，沿單元行的延伸方向上，即沿標準單元210的排列方向上，配置了相互平行的一對電源布線300。這里，圖2是本實施例的半導體集成電路中的單元行200的放大圖。
在本實施例中，電源布線300由供給電源電壓的高電位電源布線(VDD)310和接地的低電位電源布線(GND)320構成。配置在各單元行200上的標準單元210公共地電連接在該一對電源布線300上。
在本實施例中，在各單元行200上設置了沒有配置標準單元210的空閑區域400。該空閑區域400，例如是作為配置用于連接各標準單元210之間的布線的區域而設置的。
進而，在本實施例中，在半導體基板100上，在單元行200的空閑區域400上分別配置了與標準單元210不同的、當變更集成電路的功能時所使用的多個備用標準單元(α、β、γ)220。
也就是說，在單元行200上呈列狀并列配置了標準單元210和備用標準單元220。
備用標準單元220由多個晶體管構成，是具有規定的邏輯功能的預先設計邏輯檢驗完畢的單元，是單元內的晶體管的配置被適當設計而成的單元。例如，通過多個晶體管使用公共的雜質擴散層，從而謀求面積的縮小等。當簡單地進行說明時，備用標準單元220的結構相當于在標準單元中沒有形成單元內布線的狀態。
在本實施例中，使用具有如下邏輯功能的結構，即至少在其一個上組合了觸發電路那樣的多個邏輯門而發揮功能。
這里，備用標準單元α、β、γ分別表示實現觸發電路、NAND門電路、AND門電路等不同功能的備用標準單元。
這里，例如圖3表示具有圖4的電路圖所示的觸發電路的邏輯功能的備用標準單元220的放大平面圖。再有，在圖4中，符號D表示數據輸入端子、符號RN表示復位信號輸入端子、符號C表示時鐘信號輸入端子、符號Q表示數據輸出端子。
備用標準單元220是具有規定的邏輯功能而預先設計的單元，由在半導體基板100的表面上形成的雜質擴散層110和以多晶硅為材料的柵電極120而構成的多個晶體管構成。
而且，夾持各晶體管并配置了高電位電源布線(VDD)310與低電位電源布線(GND)320。該高電位電源布線(VDD)310與低電位電源布線(GND)320是配置在單元行200上的電源布線對300的一部分。再有，圖3的符號101表示在半導體基板100上形成的阱。
備用標準單元220是在初期設計階段沒有使用的單元，在單元內適當地設計多個電氣性獨立的晶體管。例如，如圖3所示，通過使多個晶體管使用公共的雜質擴散層110來謀求面積的縮小等。即，多個柵電極120配置在公共的雜質擴散層110上。
接著，說明本實施例中的半導體集成電路的功能變更。
在進行功能變更的情況下，在本實施例中，為了形成伴隨變更所必須的邏輯電路，在具有目的功能的備用標準單元220中配置了單元內布線，電連接單元內的各晶體管。
進而，通過布線電連接配置了單元內布線的備用標準單元220和規定的標準單元210，從而能夠在半導體基板上實現進行了功能變更的集成電路。
進而，當在各單元行200上配置了多個具有目的功能的備用標準單元220時，從多個備用標準單元220中選擇所使用的備用標準單元220進行布線，使得與標準單元210的布線距離成為最短。
這里，使用圖5、圖6說明伴隨功能變更在標準單元210之間插入觸發電路的邏輯功能的例子。
如圖5所示，在初期的設計階段，通過布線500連接了標準單元211與標準單元212，但是隨著功能變更，當在該標準單元之間插入觸發電路的邏輯功能時，在本實施例中，在具有預先準備的觸發電路的邏輯功能的備用標準單元(α)220中，配置單元內布線以形成觸發電路。
在本實施例中，配置了多個具有觸發電路的邏輯功能的備用標準單元(α)220，這里，選擇使用離標準單元211與標準單元212距離較近的備用標準單元221。
進而，如圖6所示，通過布線500將配置了該單元內布線的備用標準單元221連接到標準單元211與標準單元212之間，進行集成電路的功能變更。
接著，作為功能變更的變形例，使用圖7～圖10說明隨著功能變更在標準單元210之間插NAND門與倒相電路的邏輯功能的例子。
這里，圖7和圖8是表示功能變更狀況的概要圖，圖9和圖10是用于說明功能變更狀況的觸發電路的電路圖、以及具有實現觸發電路功能的結構之備用標準單元的布局圖。
如圖7所示，伴隨功能變更在標準單元211與標準單元212之間，插入NAND門222和倒相電路223的邏輯功能的情況下，在本實施例中，如圖10所示，在具有預先準備的觸發電路的邏輯功能的備用標準單元(α)221上，有選擇地配置單元內布線，使用構成備用標準單元221的晶體管中的一部分，生成NAND門222與倒相電路223。
這里，圖10的虛線222表示的位置，例如與圖9所示的觸發電路的NAND門222對應，圖10的虛線223表示的位置，例如與圖9所示的觸發電路的倒相電路223對應。
在本實施例中，配置了多個具有觸發電路的邏輯功能的備用標準單元(α)220，這里，選擇使用離標準單元211和標準單元212的距離較近的備用標準單元221。
進而，如圖8所示，通過布線500將該NAND門222與倒相電路223連接在標準單元211與標準單元212之間，進行集成電路的功能變更。
如上所述，在本發明中，通過預先將功能變更所必要的邏輯電路準備在備用標準單元220中預先的空閑區域中，僅僅變更布線層就能夠與集成電路的功能變更相對應，并能夠縮短變更所必要的開發期間。
進而，在本發明中，由備用標準單元220構成為了功能變更而預先配置在半導體基板100上的單元，因而能夠以較小的面積實現伴隨功能變更的邏輯電路的追加，進而，能夠較容易地進行用于構成所追加的邏輯電路的布線工序。
也就是說，備用標準單元220是預先設計的單元，也就是說，是對晶體管的配置進行了適當的設計以減小面積，并且邏輯檢驗完畢的單元，例如，與通過門陣列等構成所追加的邏輯電路的情況相比，能夠以較小的面積實現所追加的邏輯電路，進而，在布線工序中，由于必須考慮的布線延遲的影響也有所降低，故能夠較容易地進行布線工序。
這樣，由于能夠以較小的面積實現所追加的邏輯電路，故在本發明中，即使是空閑區域較小的情況下，或者伴隨功能變更需要追加大規模邏輯電路的情況下，也能夠充分對應。
進而，在本發明中，由于在單元行200中配置了備用標準單元220，故在進行功能變更的情況下，能夠使用配置在單元行200中的電源布線300，即，由于能夠與標準單元210共用電源布線300，所以為了配置備用標準單元220，而沒有必要設計專用的電源布線等，從而能夠較容易地實現發明。
進而，在本發明中，由于在各單元行200的空閑區域400中配置了備用標準單元220，因此，例如，與將備用標準單元220集中配置在半導體基板100的部分區域上的情況相比，在進行功能變更時，能夠以較短的距離對電連接備用標準單元220和標準單元210的布線進行走線。
也就是說，在本發明中，由于在各單元行200的空閑區域400中配置了備用標準單元220，即，由于備用標準單元220分散在半導體基板100上，故能夠使用同一單元行200內，或者相鄰的單元行200的備用標準單元220，因此，通過根據與所連接的標準單元210的距離來選擇在功能變更中使用的備用標準單元220，從而能夠以較短的距離對連接標準單元210和備用標準單元220的布線進行走線。
由此，能夠降低用于連接標準單元210與備用標準單元220的布線工序的復雜程度。
進而，在本發明中，由于備用標準單元220是具有組合多個邏輯門而發揮功能的邏輯功能的結構，因此，除備用標準單元220的單元本體所具有的邏輯功能之外，通過在單元內的一部分上有選擇地配置布線，從而能夠作為單一的邏輯門，或者作為復合邏輯門而靈活運用。
由此，與個別地設置多種類的備用標準單元相比，能夠使功能變更所必須的面積減小。因此，當存在多個配置上述備用標準單元所需要的足夠大的空閑區域時，最好不需要使用多種備用標準單元，即可積極地配置上述備用標準單元。
權利要求
1.一種在配置了多個標準單元的半導體基板上有選擇地配置布線形成的、具備規定功能的半導體集成電路，其特征在于在所述半導體基板上，配置進行所述規定功能變更時所使用的備用標準單元，所述半導體基板具有多行單元行，該單元行由多個所述標準單元呈列狀排列配置而成，在所述單元行中，設置未配置所述標準單元的空閑區域，所述備用標準單元配置在該空閑區域上。
2.如權利要求1所述的半導體集成電路，其特征在于所述備用標準單元配置多個，而且，在所述各單元行中分別設置所述空閑區域，所述備用標準單元分別配置在所述各空閑區域中。
3.如權利要求1所述的半導體集成電路，其特征在于在所述各單元行中，沿該單元行的延伸方向，配置了一對電源布線。
4.如權利要求1所述的半導體集成電路，其特征在于所述備用標準單元由彼此電氣性獨立的多個晶體管構成。
5.如權利要求1所述的半導體集成電路，其特征在于所述備用標準單元是實現多個邏輯門組合起來工作的邏輯功能的結構。
6.一種在配置了多個標準單元的半導體基板上有選擇地配置布線形成的、具備規定功能的半導體集成電路，其特征在于在所述半導體基板上，配置進行所述規定功能變更時所使用的多個備用標準單元，所述半導體基板具有多行所述標準單元與所述備用標準單元呈列狀排列配置的單元行。
7.一種在配置了多個標準單元的半導體基板上有選擇地配置布線形成的、具備規定功能的半導體集成電路，其特征在于在所述半導體基板上，配置進行所述規定功能變更時所使用的備用標準單元，在所述半導體基板上，配置了離開規定間隔且彼此并行延伸的第1電源線和第2電源線，在所述第1電源線與所述第2電源線之間的區域上，沿該第1電源線和該第2電源線的延伸方向呈列狀地配置了所述標準單元和所述備用標準單元。
8.一種在配置了多個標準單元的半導體基板上有選擇地配置布線形成的、具備規定功能的半導體集成電路，其特征在于在所述半導體基板上配置了離開規定間隔且彼此并行延伸的第1電源線與第2電源線，在所述第1電源線與所述第2電源線之間的區域上，沿該第1電源線及該第2電源線的延伸方向呈列狀地配置所述多個標準單元，所述多個標準單元的一部分，與所述第1電源線和所述第2電源線電連接，其他的該標準單元沒有與該第1電源線和該第2電源線電連接。
9.一種在配置了多個標準單元的半導體基板上配置布線形成具有規定功能的集成電路的半導體集成電路的配置布線方法，其特征在于，包括以下工序準備設置了多行單元行的所述半導體基板，其中，所述單元行由所述標準單元和不同于該標準單元的備用標準單元排成一列配置而成；當進行所述半導體集成電路的所述規定功能的變更時，在所述備用標準單元上配置所述布線，并使用該備用標準單元。
10.如權利要求9所述的半導體集成電路的配置布線方法，其特征在于配置在所述備用標準單元上的所述布線，分別將該備用標準單元的單元內、該備用標準單元與所述標準單元之間電連接。
11.如權利要求9所述的半導體集成電路的配置布線方法，其特征在于所述備用標準單元是實現多個邏輯門組合起來工作的邏輯功能的結構。
12.如權利要求11所述的半導體集成電路的配置布線方法，其特征在于當使用所述備用標準單元時，有選擇地將所述布線配置在該備用標準單元的單元內，并使用該備用標準單元的一部分。
13.如權利要求9所述的半導體集成電路的配置布線方法，其特征在于當使用所述備用標準單元時，從配置在所述多個單元行的備用標準單元中，選擇出與所連接的所述標準單元的距離最短的備用標準單元。
14.一種在配置了多個標準單元的半導體基板上配置布線形成具備規定功能的集成電路的半導體集成電路的配置布線方法，其特征在于具有在所述半導體基板上配置多行單元行的工序，其中，所述單元行由所述標準單元和不同于該標準單元的備用標準單元排成一列配置而成。
全文摘要
本發明的目的在于，在現有的以標準單元方式形成的半導體集成電路中，為了開發功能變更可能需要龐大的期間。此外，也存在著不能與大規模的功能變更相適應的可能性。為了解決上述課題，在本發明的半導體集成電路中，在半導體基板上，配置用于實現規定功能的多個標準單元以及在進行變更規定功能時所使用的備用標準單元，半導體基板具有多列單元行，該單元行由多個標準單元排成一列配置而成，在單元行中設置未配置上述標準單元的空閑區域，備用標準單元配置在該空閑區域中。
文檔編號G06F17/50GK1822347SQ200510128518
公開日2006年8月23日 申請日期2005年11月30日 優先權日2005年2月14日
發明者椎林兼一, 菊池秀和 申請人:沖電氣工業株式會社