專利名稱：多面型閃存以及控制其程序和讀取操作的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃存裝置，具體涉及多面型閃存裝置以及控制其程序和讀取操作的方法。
背景技術(shù)：
閃存裝置可根據(jù)其中的內(nèi)存單元陣列的結(jié)構(gòu)形式而大體分類為單面型及多面型。單面型閃存裝置包括一個(gè)面，該一個(gè)面由多個(gè)內(nèi)存單元塊組成，而多面型閃存裝置包括多個(gè)面，每個(gè)面由多個(gè)內(nèi)存單元塊組成。圖1為傳統(tǒng)的閃存裝置的方塊圖，其示出了單面型閃存裝置。參看圖1，閃存裝置10具有輸入緩沖器11、控制邏輯電路12、高電壓產(chǎn)生器13、內(nèi)存單元塊B1～BK、X-解碼器14、Y-解碼器16及數(shù)據(jù)輸入/輸出電路17。參看圖2，將描述圖1中示出的閃存裝置的程序操作。圖2為有關(guān)于圖1中示出的閃存裝置的程序操作的時(shí)序圖。首先，禁用芯片啟用信號(hào)CEb，并切換(toggle)寫啟用信號(hào)Web。響應(yīng)芯片啟用信號(hào)CEb及寫啟用信號(hào)Web，控制邏輯電路12接收到相繼經(jīng)由輸入緩沖器11施加的指令信號(hào)CMD1及地址信號(hào)ADD，且隨后產(chǎn)生程序指令PGM、行地址信號(hào)RADD及列地址信號(hào)CADD。同時(shí)，指令信號(hào)CMD1包含有頁面程序設(shè)定碼，其判定閃存裝置10的操作模式，且地址信號(hào)ADD對應(yīng)于包括在內(nèi)存單元塊B1～BK之一中的多個(gè)頁中的一頁。
高電壓產(chǎn)生器13響應(yīng)程序指令PGM而產(chǎn)生偏壓，且X-解碼器14響應(yīng)行地址信號(hào)RADD而將該偏壓提供給內(nèi)存單元塊B1～BK之一。頁面緩沖器15鎖存經(jīng)由數(shù)據(jù)輸入/輸出電路17及Y-解碼器16接收到的數(shù)據(jù)信號(hào)D1，并將數(shù)據(jù)信號(hào)D1傳輸至內(nèi)存單元塊B1～BK共享的位線(未示出)。隨后，控制邏輯電路12接收另一指令信號(hào)CMD2，并將就緒/忙碌信號(hào)R/Bb禁用一預(yù)定時(shí)間T。指令信號(hào)CMD2含有用于指示閃存開始其程序操作的確認(rèn)碼。外部控制器(未示出)接收到就緒/忙碌信號(hào)R/Bb及識(shí)別處于程序操作狀態(tài)中的閃存裝置。換言的，在禁用就緒/忙碌信號(hào)R/Bb時(shí)，對包括在內(nèi)存單元塊B1～BK之一中的多個(gè)頁面中的一頁進(jìn)行程序操作。因而，閃存裝置10的程序操作按一次一頁的方式進(jìn)行。因此，需要重復(fù)上述過程，以完成對所有內(nèi)存單元塊B1～BK的程序操作，從而由于內(nèi)存單元塊數(shù)量的增加而導(dǎo)致整個(gè)程序時(shí)間更長。
近來，為了減少整個(gè)程序時(shí)間的目的，閃存裝置采用了高速緩存程序方案。在高速緩存程序方案中，高速緩沖存儲(chǔ)器預(yù)先存儲(chǔ)接下來將要進(jìn)行程序控制的數(shù)據(jù)，且將所存儲(chǔ)的數(shù)據(jù)傳輸至程序操作中的頁面緩沖器，以便縮短整個(gè)程序時(shí)間。因此，其通過高速緩存程序方案提高了閃存裝置的程序速度。另一方面，最近已提出了包括多個(gè)面的各種多面型閃存裝置，以克服具有相對較小的數(shù)據(jù)吞吐量的單面型閃存裝置的缺點(diǎn)。多面型閃存裝置能夠具有增加的數(shù)據(jù)吞吐量，但是因?yàn)轫樞虻爻绦蚩刂贫鄠€(gè)面，所以其整個(gè)程序時(shí)間增加。換言之，當(dāng)以頁面為單位程序控制多個(gè)面中的一個(gè)時(shí)，不對剩余的面進(jìn)行程序控制。因此，存在多面型閃存裝置的整個(gè)程序時(shí)間比單面型閃存裝置的整個(gè)程序時(shí)間要長的問題。此外，存在下述不便外部存儲(chǔ)器控制器需要選定這些面中的一個(gè)并產(chǎn)生除了塊地址之外的地址信號(hào)，以便對選定面中的數(shù)據(jù)進(jìn)行程序控制或從選定面中讀取數(shù)據(jù)。并且閃存裝置需要包含復(fù)雜的控制電路，以便逐一調(diào)整這些面。
發(fā)明內(nèi)容
本發(fā)明涉及一種閃存裝置，且涉及通過響應(yīng)含有多個(gè)位的芯片啟用信號(hào)而同時(shí)進(jìn)行對多個(gè)面的程序及讀取操作來改善操作速度及數(shù)據(jù)吞吐量而無需構(gòu)造復(fù)雜的電路。
本發(fā)明的一個(gè)實(shí)施例是針對提供一種控制閃存裝置中的程序操作的方法，其能夠通過響應(yīng)含有多個(gè)位的芯片啟用信號(hào)同時(shí)對多個(gè)面進(jìn)行程序操作來改善操作速度及數(shù)據(jù)吞吐量，而無需構(gòu)造復(fù)雜的電路。
本發(fā)明的一實(shí)施例還針對提供一種控制閃存裝置中的讀取操作的方法，其能夠通過響應(yīng)含有多個(gè)位的芯片啟用信號(hào)同時(shí)對多個(gè)面進(jìn)行讀取操作來改善操作速度及數(shù)據(jù)吞吐量，而無需構(gòu)造復(fù)雜的電路。
本發(fā)明的一個(gè)方面是提供一種閃存裝置，其包含多個(gè)面，每個(gè)面包括多個(gè)內(nèi)存單元塊；分別對應(yīng)于多個(gè)面而配置的頁面緩沖器，每個(gè)頁面緩沖器鎖存將被輸出至其對應(yīng)面的輸入數(shù)據(jù)位，或鎖存將從該對應(yīng)面接收的輸出數(shù)據(jù)位；分別對應(yīng)于頁面緩沖器而配置的高速緩沖存儲(chǔ)器，每個(gè)高速緩沖存儲(chǔ)器響應(yīng)多個(gè)高速緩存輸入控制信號(hào)之一而存儲(chǔ)輸入數(shù)據(jù)位或所鎖存的輸出數(shù)據(jù)位，且每個(gè)高速緩沖存儲(chǔ)器響應(yīng)多個(gè)高速緩存輸出控制信號(hào)之一而將所存儲(chǔ)的數(shù)據(jù)位傳輸至該頁面緩沖器或外部裝置；及控制邏輯電路，其響應(yīng)含有多個(gè)位的芯片啟用信號(hào)及指令信號(hào)而產(chǎn)生高速緩沖存儲(chǔ)器輸入及輸出控制信號(hào)。
本發(fā)明的另一方面是提供一種控制多面型閃存裝置的程序操作的方法。該方法包含下述步驟響應(yīng)一指令信號(hào)而產(chǎn)生程序指令；將輸入數(shù)據(jù)位存儲(chǔ)在對應(yīng)于多個(gè)面而配置的高速緩沖存儲(chǔ)器中；響應(yīng)程序指令而產(chǎn)生用于程序操作的偏壓，基于列及行地址信號(hào)而選定每個(gè)面中的多個(gè)內(nèi)存單元塊之一，及將該偏壓施加到選定的內(nèi)存單元塊；以及將存儲(chǔ)在高速緩沖存儲(chǔ)器中的數(shù)據(jù)位輸出至多個(gè)面。
本發(fā)明的一實(shí)施例還提供一種控制多面型閃存裝置的讀取操作的方法，其包含下述步驟響應(yīng)指令信號(hào)而產(chǎn)生讀取指令；響應(yīng)讀取指令信號(hào)而產(chǎn)生用于讀取操作的偏壓，基于列及行地址信號(hào)而選定每個(gè)面中的多個(gè)內(nèi)存單元塊之一，及將該偏壓施加于選定的內(nèi)存單元塊；將多個(gè)面的輸出數(shù)據(jù)位同時(shí)存儲(chǔ)在對應(yīng)于多個(gè)面而配置的高速緩沖存儲(chǔ)器中；及將存儲(chǔ)于高速緩沖存儲(chǔ)器中的數(shù)據(jù)位順序地逐個(gè)輸出至外部裝置。
附圖用于提供對本發(fā)明的進(jìn)一步的理解，并且被并入并組成說明書的一部分。附解說明了本發(fā)明的示例性實(shí)施例，并與說明一起用于解釋本發(fā)明的原理。在附圖中圖1為傳統(tǒng)的閃存裝置的方塊圖；圖2為有關(guān)于圖1中示出的閃存裝置的程序操作的時(shí)序圖；圖3為傳統(tǒng)的閃存裝置的方塊圖；圖4為有關(guān)于圖3中示出的閃存裝置的程序操作的時(shí)序圖；圖5為有關(guān)于圖3中示出的閃存裝置的讀取操作的時(shí)序圖；及圖6為比較性地說明本閃存裝置的程序操作所處理的數(shù)據(jù)吞吐量和由單面型閃存裝置的程序操作所處理的數(shù)據(jù)吞吐量的圖表。
具體實(shí)施例方式
下文將參看附圖更加詳細(xì)地描述本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明可以以不同形式來實(shí)現(xiàn)并且不應(yīng)解釋為局限于本文所陳述的實(shí)施例。相反，這些實(shí)施例是提供用來使得本公開內(nèi)容全面及完整，并向本領(lǐng)域的技術(shù)人員充分傳達(dá)本發(fā)明的范圍。整個(gè)說明書中相同數(shù)字指示相同組件。
圖3為傳統(tǒng)的閃存裝置的方塊圖。參看圖3，閃存裝置100包含輸入緩沖器110、控制邏輯電路120、高電壓產(chǎn)生器130、X-解碼器150、多個(gè)面PL1～PLM(M為整數(shù))、多個(gè)頁面緩沖器PB1～PBM(M為整數(shù))、多個(gè)高速緩沖存儲(chǔ)器CB1～CBM(M為整數(shù))、及數(shù)據(jù)輸入/輸出電路160。輸入緩沖器110接收外部地址信號(hào)ADD或指令信號(hào)(CMD1、CMD2及CMD3之一)，且隨后將接收到的信號(hào)傳輸至控制邏輯電路120。控制邏輯電路120響應(yīng)芯片啟用信號(hào)CEb及控制信號(hào)REb、Web、ALE和CLE接收所述指令信號(hào)(CMD1、CMD2及CMD3之一)或外部地址信號(hào)ADD。優(yōu)選的，芯片啟用信號(hào)CEb含有位B1～BM(M為整數(shù))。控制邏輯電路120響應(yīng)指令信號(hào)CMD1、CMD2或CMD3而產(chǎn)生程序指令PGM、讀取指令READ及擦除指令ERS之一。優(yōu)選的，控制邏輯電路120響應(yīng)含有頁面程序設(shè)定碼(例如，80h)的指令信號(hào)CMD1而產(chǎn)生程序指令PGM?？刂七壿嬰娐?20響應(yīng)含有讀取碼(例如，00h或01h)的指令信號(hào)CMD3而產(chǎn)生讀取指令READ。在產(chǎn)生程序指令PGM之后，控制邏輯電路120在接收到包括確認(rèn)碼(例如，10h)的指令信號(hào)CMD2時(shí)，將就緒/忙碌信號(hào)R/Bb禁用一段預(yù)定的時(shí)間T4(參看圖4)。結(jié)果，諸如內(nèi)存控制器(未示出)的外部控制單元通過接收該就緒/忙碌信號(hào)R/Bb而識(shí)別處于程序操作狀態(tài)中的閃存裝置100。此外，在產(chǎn)生讀取指令READ之后，控制邏輯電路120在接收到外部地址信號(hào)ADD時(shí)，將就緒/忙碌信號(hào)R/Bb禁用一段預(yù)定的時(shí)間D2(參看圖5)。結(jié)果，諸如內(nèi)存控制器(未示出)的外部控制單元通過接收就緒/忙碌信號(hào)R/Bb而識(shí)別處于讀取操作狀態(tài)的閃存裝置100。
控制邏輯電路120響應(yīng)指令信號(hào)CMD1及CMD2以及芯片啟用信號(hào)CEb的位B1～BM而產(chǎn)生高速緩存輸入控制信號(hào)CIS1～CISM(M為整數(shù))及高速緩存輸出控制信號(hào)COS1～COSM(M為整數(shù))。更詳細(xì)地描述，在響應(yīng)指令信號(hào)CMD1而產(chǎn)生程序指令PGM后，當(dāng)在一預(yù)定時(shí)間T2期間將位B1～BM順序地逐個(gè)變?yōu)槠漕A(yù)定邏輯值時(shí)(參看圖4)，控制邏輯電路120在該預(yù)定時(shí)間T2期間順序地逐個(gè)啟用高速緩存輸入控制信號(hào)CIS1～CISM。舉例而言，所述預(yù)定邏輯值可建立為’0’。在產(chǎn)生程序指令PGM后，當(dāng)在一預(yù)定時(shí)間T4期間將位B1～BM同時(shí)改變?yōu)樗鲱A(yù)定邏輯值時(shí)，控制邏輯電路120在該預(yù)定時(shí)間T4期間順序地逐個(gè)啟用高速緩存輸出控制信號(hào)COS1～COSM。
在響應(yīng)指令信號(hào)CMD3而產(chǎn)生讀取指令READ之后，控制邏輯電路120在就緒/忙碌信號(hào)R/Bb被禁用的同時(shí)啟用高速緩存輸出控制信號(hào)COS1～COSM。優(yōu)選地，當(dāng)控制邏輯電路120接收到指令信號(hào)CMD3時(shí)，位B1～BM在就緒/忙碌信號(hào)R/Bb被禁用的同時(shí)改變?yōu)樵擃A(yù)定邏輯值且保持在其中。在產(chǎn)生讀取指令READ后，當(dāng)在一預(yù)定時(shí)間D3期間將位B1～BM順序地逐個(gè)變?yōu)樵擃A(yù)定邏輯值時(shí)(參看圖3)，控制邏輯電路120在所述預(yù)定時(shí)間D3期間順序地逐個(gè)啟用高速緩存輸出控制信號(hào)COS1～COSM。
高電壓產(chǎn)生器130響應(yīng)程序指令PGM、讀取指令READ及擦除指令ERS而輸出偏壓VD、VS及VW1～VWK(K為整數(shù))。VD為將提供給漏極選擇線(未示出)的電壓，VS為將提供給源極選擇線(未示出)的電壓，且VW1～VWK為將提供給字線(未示出)的電壓。基于行地址信號(hào)RADD，X-解碼器140選擇包括在多個(gè)面PL1～PLM的每個(gè)中的內(nèi)存單元塊MB1～MBn之一，且將偏壓VD、VS及VW1～VWK提供給所選的內(nèi)存單元塊。雖然在圖3中未示出，X-解碼器140解碼行地址信號(hào)RADD以產(chǎn)生行解碼信號(hào)，且基于行解碼信號(hào)來選擇多個(gè)面PL1～PLM的每一個(gè)中的內(nèi)存單元塊MB1～MBn之一。Y-解碼器150解碼列地址信號(hào)CADD以產(chǎn)生列解碼信號(hào)CDEC，并將該列解碼信號(hào)CDEC輸出至頁面緩沖器PB1～PBM。
頁面緩沖器PB1～PBM的每一個(gè)均配置在面PL1～PLM中，且所述每個(gè)面連接至高速緩沖存儲(chǔ)器CB1～CBM。頁面緩沖器PB1～PBM中的每個(gè)鎖存從與其對應(yīng)的高速緩沖存儲(chǔ)器CB1～CBM接收到的輸入數(shù)據(jù)Di1～DiM(M為整數(shù))，或響應(yīng)列解碼信號(hào)CDEC而部分或全部地選擇其對應(yīng)面PL1～PLM的位線(未示出)，并隨后鎖存從選定的位線提供的輸出數(shù)據(jù)Do1～DoM(M為整數(shù))。頁面緩沖器PB1～PBM響應(yīng)列解碼信號(hào)CDEC而部分或全部地選擇其對應(yīng)面PL1～PLM的位線(未示出)，且將鎖存的數(shù)據(jù)傳輸至選定的位線或傳輸至其對應(yīng)的高速緩沖存儲(chǔ)器CB1～CBM。
高速緩沖存儲(chǔ)器CB1～CBM響應(yīng)高速緩存輸入控制信號(hào)CIS1～CISM而分別存儲(chǔ)經(jīng)由數(shù)據(jù)輸入/輸出電路160接收到的輸入數(shù)據(jù)Di1～DiM，或存儲(chǔ)從頁面緩沖器PB1～PBM接收到的輸出數(shù)據(jù)Do1～DoM。優(yōu)選地，當(dāng)高速緩存輸入控制信號(hào)CIS1～CISM被啟用時(shí)，高速緩沖存儲(chǔ)器CB1～CBM分別存儲(chǔ)輸入數(shù)據(jù)Di1～DiM或輸出數(shù)據(jù)Do1～DoM。此外，高速緩沖存儲(chǔ)器CB1～CBM響應(yīng)高速緩存輸出控制信號(hào)COS1～COSM而經(jīng)由頁面緩沖器PB1～PBM或數(shù)據(jù)輸入/輸出電路160將存儲(chǔ)于其中的數(shù)據(jù)Di1～DiM或Do1～DoM輸出至外部裝置。優(yōu)選的，高速緩沖存儲(chǔ)器CB1～CBM在高速緩存輸出控制信號(hào)COS1～COSM被啟用的同時(shí)輸出其存儲(chǔ)的數(shù)據(jù)Di1～DiM或Do1～DoM。
隨后，將參看圖3及圖4來描述閃存裝置100的程序操作。圖4為有關(guān)于圖3中示出的閃存裝置的程序操作的信號(hào)的時(shí)序圖。首先，芯片啟用信號(hào)CEb的位B1～BM的邏輯值在初始時(shí)改變?yōu)檫壿嫛?’。順序地啟用控制信號(hào)CLE及ALE，并切換控制信號(hào)WEb?？刂七壿嬰娐?20響應(yīng)控制信號(hào)CLE及Web而接收指令信號(hào)CMD1并產(chǎn)生程序指令PGM。并且，控制邏輯電路響應(yīng)控制信號(hào)ALE及Web而接收外部地址信號(hào)ADD，并基于外部地址信號(hào)ADD而產(chǎn)生行地址信號(hào)RADD及列地址信號(hào)CADD。
隨后，在一預(yù)定時(shí)間T2期間位B1～BM的邏輯值順序地改變?yōu)檫壿嫛?’。將位B1～BM的邏輯值之一設(shè)定在邏輯‘0’，將其它位的邏輯值保持為邏輯‘1’。
在預(yù)定時(shí)間T2期間，邏輯控制電路120響應(yīng)位B1～BM而順序地逐個(gè)啟用高速緩存輸入控制信號(hào)CIS1～CISM。舉例而言，當(dāng)位B1改變?yōu)檫壿嫛?’時(shí)，控制邏輯電路120將高速緩存輸入控制信號(hào)CIS1啟用預(yù)定的時(shí)間T2。高速緩沖存儲(chǔ)器CB1～CBM響應(yīng)高速緩存輸入控制信號(hào)CIS1～CISM而順序地逐個(gè)存儲(chǔ)輸入數(shù)據(jù)Di1～DiM。舉例而言，當(dāng)高速緩存輸入控制信號(hào)CIS1被啟用時(shí)，高速緩沖存儲(chǔ)器CB1存儲(chǔ)輸入數(shù)據(jù)Di1。與高速緩沖存儲(chǔ)器CB1相同，當(dāng)高速緩存輸入控制信號(hào)CIS2～CISM被啟用時(shí)，其它高速緩沖存儲(chǔ)器CB2～CBM分別存儲(chǔ)輸入數(shù)據(jù)Di2～DiM。在將輸入數(shù)據(jù)Di1～DiM存儲(chǔ)于所有高速緩沖存儲(chǔ)器CB1～CBM中之后，在預(yù)定時(shí)間T3期間將位B1～EM的邏輯值同時(shí)改變?yōu)檫壿嫛?’。此外，控制邏輯電路120響應(yīng)控制信號(hào)CLE及Web而接收到指令信號(hào)CMD2，且響應(yīng)指令信號(hào)CMD2而將就緒/忙碌信號(hào)R/Bb禁用一預(yù)定時(shí)間T4。在位B1～BM改變?yōu)檫壿嫛?’且就緒/忙碌信號(hào)R/Bb被禁用時(shí)，控制邏輯電路120啟用高速緩存輸出控制信號(hào)COS1～COSM。響應(yīng)高速緩存輸出控制信號(hào)COS1～COSM，高速緩沖存儲(chǔ)器CB1～CBM將存儲(chǔ)于其中的輸入數(shù)據(jù)Di1～DiM同時(shí)分別輸出至頁面緩沖器PB1～PBM。結(jié)果，頁面緩沖器PB1～PBM分別鎖存輸入數(shù)據(jù)Di1～DiM。
高電壓產(chǎn)生器130響應(yīng)程序指令PGM而輸出偏壓VD、VS及VW1～VWK。X-解碼器140基于行地址信號(hào)RADD而選擇包括在面PL1～PLM的每一個(gè)中的內(nèi)存單元塊MB1～MBn之一。舉例而言，當(dāng)X-解碼器140選擇所述面PL1～PLM中的每一個(gè)中的內(nèi)存單元塊MB1時(shí)，其將偏壓VD、VS及VW1～VWK提供給面PL1～PLM的內(nèi)存單元塊MB1。Y-解碼器150解碼列地址信號(hào)CADD且將該列解碼信號(hào)CDEC輸出至頁面緩沖器PB1～PBM。頁面緩沖器PB1～PBM響應(yīng)該列解碼信號(hào)CDEC而部分或全部地選擇每個(gè)面PL1～PLM的位線，且隨后將鎖存的輸入數(shù)據(jù)Di1～DiM輸出至選定的位線。結(jié)果，同時(shí)程序控制對應(yīng)于面PL1～PLM的內(nèi)存單元塊MB1的行地址信號(hào)RADD的頁面。
接著將參看圖3及圖5來描述閃存裝置100的讀取操作。圖5為有關(guān)于圖3中示出的閃存裝置的讀取操作的信號(hào)的時(shí)序圖。參看圖5，首先，在一預(yù)定時(shí)間D1期間芯片啟用信號(hào)CEb的位B1～BM的邏輯值最初變化為邏輯‘0’。順序地啟用控制信號(hào)CLE及ALE，且切換控制信號(hào)WEb。控制邏輯電路120響應(yīng)控制信號(hào)CLE及Web而接收指令信號(hào)CMD3及產(chǎn)生讀取指令READ。并且，響應(yīng)控制信號(hào)ALE及Web，控制邏輯電路120接收外部地址信號(hào)ADD，并且基于外部地址信號(hào)ADD產(chǎn)生行地址信號(hào)RADD及列地址信號(hào)CADD。
高電壓產(chǎn)生器130響應(yīng)讀取指令READ而輸出偏壓VD、VS及VW1～VWK。X-解碼器140基于行地址信號(hào)RADD來選擇包括在面PL1～PLM的每個(gè)中的內(nèi)存單元塊MB1～MBn之一。舉例而言，當(dāng)X-解碼器140選擇面PL1～PLM的每個(gè)中的內(nèi)存單元塊MB2時(shí)，其提供偏壓VD、VS及VW1～VWK至面PL1～PLM的內(nèi)存單元塊MB2。Y-解碼器150解碼列地址信號(hào)CADD，且將列解碼信號(hào)CDEC輸出至頁面緩沖器PB1～PBM。頁面緩沖器PB1～PBM響應(yīng)列解碼信號(hào)CDEC而部分或全部地選擇每個(gè)面PL1～PLM的位線，且隨后鎖存從選定的位線接收的輸出數(shù)據(jù)Do1～DoM。結(jié)果，頁面緩沖器鎖存與面PL1～PLM的內(nèi)存單元塊MB2的行地址信號(hào)RADD相對應(yīng)的頁面的輸出數(shù)據(jù)Do1～DoM。因此，對應(yīng)于面PL1～PLM的內(nèi)存單元塊MB2的行地址信號(hào)RADD的頁面的數(shù)據(jù)被同時(shí)讀取。
另一方面，當(dāng)接收到外部地址信號(hào)ADD時(shí)，控制邏輯電路120將就緒/忙碌信號(hào)R/Bb禁用一段預(yù)定的時(shí)間D2。在此期間，切換控制信號(hào)REb。在就緒/忙碌信號(hào)R/Bb被禁用的同時(shí)，控制邏輯電路120啟用高速緩存輸入控制信號(hào)CIS1～CISM。結(jié)果，頁面緩沖器PB1～PBM響應(yīng)高速緩存輸入控制信號(hào)CIS1～CISM而分別存儲(chǔ)鎖存的輸出數(shù)據(jù)Do1～DoM。
此后，在一預(yù)定時(shí)間D3期間，位B1～BM的邏輯值被順序地逐一改變?yōu)檫壿嫛?’。當(dāng)位B1～BM之一被設(shè)定為邏輯’0’時(shí)，其它位的邏輯值保持為邏輯‘1’。
控制邏輯電路120響應(yīng)位B1～BM，而在預(yù)定時(shí)間D3期間順序地逐個(gè)禁用高速緩存輸出控制信號(hào)COS1～COSM。舉例而言，當(dāng)位B1改變?yōu)檫壿嫛?’時(shí)，控制邏輯電路120在預(yù)定時(shí)間D3期間啟用高速緩存輸出控制信號(hào)COS1。高速緩沖存儲(chǔ)器CB1～CBM響應(yīng)高速緩存輸出控制信號(hào)COS1～COSM而經(jīng)由數(shù)據(jù)輸入/輸出電路160順序地逐個(gè)輸出其存儲(chǔ)的輸出數(shù)據(jù)Do1～DoM。結(jié)果，輸出數(shù)據(jù)Do1～DoM從數(shù)據(jù)輸入/輸出電路160順序地輸出。
圖6為比較地說明由本閃存裝置的程序操作所處理的數(shù)據(jù)吞吐量及由單面型閃存裝置的程序操作所處理的數(shù)據(jù)吞吐量的圖表。曲線A1描繪了根據(jù)本發(fā)明的閃存裝置的程序操作的數(shù)據(jù)吞吐量。曲線A2描繪了包括一高速緩沖存儲(chǔ)器的單面型閃存裝置的程序操作的數(shù)據(jù)吞吐量。且曲線A3描繪了沒有高速緩沖存儲(chǔ)器的單面型閃存裝置的程序操作的數(shù)據(jù)吞吐量。曲線A1、A2及A3表示在程序時(shí)間tPROG為200μs的條件下的數(shù)據(jù)吞吐量的特征。如圖6中所說明，可看出根據(jù)本發(fā)明的閃存裝置的數(shù)據(jù)吞吐量T1比單面型閃存裝置的數(shù)據(jù)吞吐量大得多。詳言之，下述等式1概括了根據(jù)本發(fā)明的閃存裝置的程序操作的數(shù)據(jù)吞吐量T1及沒有高速緩沖存儲(chǔ)器的單面型內(nèi)存裝置的程序操作的數(shù)據(jù)吞吐量T2。
T1=4MtDINs4M+tPROGsM4]]>(但是，tDINs4M＜tPROG)T1=4MtDINs4M+tPROGsM4]]>其中，M為頁面的總數(shù)，tDIN為一頁面的tWC(寫循環(huán)時(shí)間)，且tPROG為程序時(shí)間。
參考等式1，根據(jù)本發(fā)明的閃存裝置的程序操作的數(shù)據(jù)吞吐量大于單面型閃存裝置的程序操作的數(shù)據(jù)吞吐量T2。
如上所述，本發(fā)明能夠通過響應(yīng)含有多個(gè)位的芯片啟用信號(hào)而同時(shí)對多個(gè)面進(jìn)行程序及讀取操作來改善操作速度及數(shù)據(jù)吞吐量，而不需構(gòu)造復(fù)雜的電路。
雖然已經(jīng)結(jié)合附圖中說明的本發(fā)明的實(shí)施例來描述了本發(fā)明，但是其不限于這些實(shí)施例。本領(lǐng)域的技術(shù)人員容易理解，在不偏離本發(fā)明的范疇及精神的情況下可對其進(jìn)行各種替代、修改及改變。
權(quán)利要求
1.一種閃存裝置，其包含多個(gè)面，每個(gè)面包括多個(gè)內(nèi)存單元塊；多個(gè)頁面緩沖器，每個(gè)頁面緩沖器對應(yīng)于所述多個(gè)面之一而配置，每個(gè)頁面緩沖器鎖存一個(gè)將輸出至其對應(yīng)面的輸入數(shù)據(jù)位，或鎖存一個(gè)將從對應(yīng)面接收的輸出數(shù)據(jù)位；多個(gè)高速緩沖存儲(chǔ)器，每個(gè)高速緩沖存儲(chǔ)器對應(yīng)于多個(gè)頁面緩沖器之一而配置，每個(gè)高速緩沖存儲(chǔ)器響應(yīng)多個(gè)高速緩存輸入控制信號(hào)之一而存儲(chǔ)該輸入數(shù)據(jù)位或鎖存的輸出數(shù)據(jù)位，且每個(gè)高速緩沖存儲(chǔ)器響應(yīng)多個(gè)高速緩存輸出控制信號(hào)之一而將存儲(chǔ)的數(shù)據(jù)位傳輸至對應(yīng)的頁面緩沖器或外部裝置；以及控制邏輯電路，其響應(yīng)含有多個(gè)位的芯片啟用信號(hào)及指令信號(hào)而產(chǎn)生高速緩存輸入和輸出控制信號(hào)。
2.如權(quán)利要求1所述的閃存裝置，其中控制邏輯電路響應(yīng)指令信號(hào)而產(chǎn)生程序指令、讀取指令及擦除指令之一，且響應(yīng)外部地址信號(hào)而產(chǎn)生列地址信號(hào)及行地址信號(hào)。
3.如權(quán)利要求1所述的閃存裝置，其中芯片啟用信號(hào)的位數(shù)等于所述面的數(shù)量。
4.如權(quán)利要求2所述的閃存裝置，進(jìn)一步包含高電壓產(chǎn)生器，其響應(yīng)程序指令、讀取指令及擦除指令之一而產(chǎn)生偏壓；X-解碼器，其基于行地址信號(hào)而選擇包括在每個(gè)面中的多個(gè)內(nèi)存單元塊之一，且將所述偏壓提供給所選定的內(nèi)存單元塊；及Y-解碼器，其解碼列地址信號(hào)及將該列地址信號(hào)施加到頁面緩沖器，其中，頁面緩沖器響應(yīng)列解碼信號(hào)而部分或全部地選擇對應(yīng)面的位線，且將輸入數(shù)據(jù)位輸出到所選定的位線，或鎖存從所選定的位線接收的輸出數(shù)據(jù)位。
5.如權(quán)利要求2所述的閃存裝置，其中當(dāng)指令信號(hào)含有頁面程序設(shè)定碼時(shí)，控制邏輯電路產(chǎn)生程序指令，且當(dāng)在產(chǎn)生該程序指令之后接收到含有確認(rèn)碼的指令信號(hào)時(shí)，控制邏輯電路將就緒/忙碌信號(hào)禁用第一預(yù)定時(shí)間。
6.如權(quán)利要求5所述的閃存裝置，其中在產(chǎn)生該程序指令后，當(dāng)在第二預(yù)定時(shí)間期間所述多個(gè)位被順序地逐個(gè)改變?yōu)轭A(yù)定邏輯值時(shí)，控制邏輯電路順序地逐個(gè)將高速緩存輸入控制信號(hào)啟用該第二預(yù)定時(shí)間，并且當(dāng)在第一預(yù)定時(shí)間期間的同時(shí)將多個(gè)位改變?yōu)轭A(yù)定邏輯值時(shí)，在禁用就緒/忙碌信號(hào)的同時(shí)啟用高速緩存輸出控制信號(hào)；及其中當(dāng)高速緩存輸入控制信號(hào)被順序地逐個(gè)啟用時(shí)，高速緩沖存儲(chǔ)器順序地逐個(gè)存儲(chǔ)所述輸入數(shù)據(jù)位，且當(dāng)高速緩存輸出控制信號(hào)被同時(shí)啟用時(shí)，高速緩沖存儲(chǔ)器將存儲(chǔ)的數(shù)據(jù)位同時(shí)輸出至頁面緩沖器。
7.如權(quán)利要求6所述的閃存裝置，其中在存儲(chǔ)被存儲(chǔ)在多個(gè)高速緩沖存儲(chǔ)器的最后一個(gè)中的輸入數(shù)據(jù)位之后，在第一預(yù)定時(shí)間的同時(shí)將多個(gè)位改變?yōu)轭A(yù)定的邏輯值。
8.如權(quán)利要求2所述的閃存裝置，其中當(dāng)指令信號(hào)含有讀取碼時(shí)，控制邏輯電路產(chǎn)生讀取指令，且當(dāng)在產(chǎn)生讀取指令之后接收到外部地址信號(hào)時(shí)，該控制邏輯電路將就緒/忙碌信號(hào)禁用第一預(yù)定時(shí)間。
9.如權(quán)利要求8所述的閃存裝置，其中在產(chǎn)生讀取指令后，控制邏輯電路在禁用就緒/忙碌信號(hào)的同時(shí)啟用高速緩存輸入控制信號(hào)，且當(dāng)在第二預(yù)定時(shí)間期間多個(gè)位被順序地逐個(gè)改變?yōu)轭A(yù)定邏輯值時(shí)，順序地逐個(gè)將高速緩存輸出控制信號(hào)啟用該第二預(yù)定時(shí)間期間；及其中當(dāng)高速緩存輸入控制信號(hào)被同時(shí)啟用時(shí)，高速緩沖存儲(chǔ)器存儲(chǔ)從頁面緩沖器接收的鎖存的輸出數(shù)據(jù)位，并且當(dāng)高速緩存輸出控制信號(hào)被順序地逐個(gè)啟用時(shí)，所述高速緩沖存儲(chǔ)器將存儲(chǔ)的數(shù)據(jù)位順序地逐個(gè)輸出至外部裝置。
10.如權(quán)利要求9所述的閃存裝置，其中當(dāng)控制邏輯電路接收到指令信號(hào)時(shí)，所述多個(gè)位改變?yōu)轭A(yù)定邏輯值，當(dāng)就緒/忙碌信號(hào)被禁用時(shí)，所述多個(gè)位被保持在預(yù)定邏輯值。
11.如權(quán)利要求9所述的閃存裝置，其中在鎖存的輸出數(shù)據(jù)位被順序地存儲(chǔ)在高速緩沖存儲(chǔ)器中之后，多個(gè)位在第二預(yù)定時(shí)間期間被順序地逐個(gè)改變?yōu)轭A(yù)定邏輯值。
12.一種控制多面型閃存裝置的程序操作的方法，該方法包含響應(yīng)指令信號(hào)而產(chǎn)生程序指令；將輸入數(shù)據(jù)位存儲(chǔ)在對應(yīng)于多個(gè)面而配置的高速緩沖存儲(chǔ)器中；響應(yīng)該程序指令而產(chǎn)生用于該程序操作的偏壓；根據(jù)列地址信號(hào)及行地址信號(hào)而選擇多個(gè)面中的每一個(gè)的多個(gè)內(nèi)存單元塊之一；將偏壓施加于選定的內(nèi)存單元塊；及將存儲(chǔ)在高速緩沖存儲(chǔ)器中的數(shù)據(jù)位輸出至多個(gè)面。
13.如權(quán)利要求12所述的方法，其中存儲(chǔ)輸入數(shù)據(jù)位的步驟包含響應(yīng)芯片啟用信號(hào)而順序地逐個(gè)將高速緩存輸入控制信號(hào)啟用預(yù)定的時(shí)間；響應(yīng)高速緩存輸入控制信號(hào)之一而將輸入數(shù)據(jù)位存儲(chǔ)在對應(yīng)的一個(gè)高速緩沖存儲(chǔ)器中；及重復(fù)啟用高速緩存輸入控制信號(hào)的步驟及存儲(chǔ)輸入數(shù)據(jù)位的步驟，直至將輸入數(shù)據(jù)位存儲(chǔ)至高速緩沖存儲(chǔ)器的最后一個(gè)為止。
14.如權(quán)利要求13所述的方法，其中啟用步驟包含在產(chǎn)生程序指令后，在預(yù)定時(shí)間期間將芯片啟用信號(hào)的位順序地逐個(gè)改變?yōu)轭A(yù)定邏輯值。
15.如權(quán)利要求13所述的方法，其中該存儲(chǔ)輸入數(shù)據(jù)位的步驟進(jìn)一步包含在將輸入數(shù)據(jù)位存儲(chǔ)至高速緩沖存儲(chǔ)器的最后一個(gè)之后，在預(yù)定時(shí)間期間將芯片啟用信號(hào)的位同時(shí)改變?yōu)轭A(yù)定邏輯值。
16.如權(quán)利要求12所述的方法，其中輸出步驟包含在產(chǎn)生程序指令之后，當(dāng)在第一預(yù)定時(shí)間期間將芯片啟用信號(hào)的位同時(shí)改變?yōu)轭A(yù)定邏輯值時(shí)，在第二預(yù)定時(shí)間期間同時(shí)啟用高速緩存輸出控制信號(hào)；響應(yīng)高速緩存輸出控制信號(hào)，將存儲(chǔ)在高速緩沖存儲(chǔ)器中的數(shù)據(jù)位輸出至頁面緩沖器，每個(gè)頁面緩沖器耦接至高速緩沖存儲(chǔ)器的至少一個(gè)且對應(yīng)于多個(gè)面而配置；及將存儲(chǔ)的每個(gè)數(shù)據(jù)位鎖存在頁面緩沖器中，并將每個(gè)鎖存的數(shù)據(jù)位輸出至多個(gè)面。
17.一種控制多面型閃存裝置的讀取操作的方法，該方法包含響應(yīng)指令信號(hào)而產(chǎn)生讀取指令；響應(yīng)讀取指令而產(chǎn)生用于讀取操作的偏壓；根據(jù)列地址信號(hào)及行地址信號(hào)而選擇多個(gè)面中的每一個(gè)的多個(gè)內(nèi)存單元塊之一；將偏壓施加于選定的內(nèi)存單元塊；將多個(gè)面的輸出數(shù)據(jù)位同時(shí)存儲(chǔ)在對應(yīng)于多個(gè)面而配置的高速緩沖存儲(chǔ)器中；及將存儲(chǔ)在高速緩沖存儲(chǔ)器中的數(shù)據(jù)位順序地逐個(gè)輸出至外部裝置。
18.如權(quán)利要求17所述的方法，其中存儲(chǔ)步驟包含將輸出數(shù)據(jù)位鎖存在對應(yīng)于多個(gè)面而配置的頁面緩沖器中；當(dāng)在產(chǎn)生該讀取指令后禁用就緒/忙碌信號(hào)時(shí)，同時(shí)啟用高速緩存輸入控制信號(hào)；及響應(yīng)高速緩存輸入控制信號(hào)，將鎖存的數(shù)據(jù)位同時(shí)存儲(chǔ)在耦接至頁面緩沖器的高速緩沖存儲(chǔ)器中。
19.如權(quán)利要求18所述的方法，其中該啟用步驟包含當(dāng)產(chǎn)生讀取指令時(shí)，將芯片啟用信號(hào)的位同時(shí)改變?yōu)轭A(yù)定邏輯值，且當(dāng)禁用就緒/忙碌信號(hào)時(shí)，將所述位保持在預(yù)定邏輯值。
20.如權(quán)利要求17所述的方法，其中輸出步驟包含響應(yīng)芯片啟用信號(hào)的位，順序地逐個(gè)將高速緩存輸出控制信號(hào)啟用預(yù)定時(shí)間；響應(yīng)高速緩存輸出控制信號(hào)中已啟用的一個(gè)信號(hào)，將對應(yīng)于一個(gè)高速緩沖存儲(chǔ)器而存儲(chǔ)的數(shù)據(jù)位輸出至外部裝置；及重復(fù)啟用高速緩存輸出控制信號(hào)的步驟及輸出步驟，直至將存儲(chǔ)在高速緩沖存儲(chǔ)器中的最后一個(gè)中的數(shù)據(jù)位輸出至外部裝置為止。
21.如權(quán)利要求20所述的方法，其中啟用步驟進(jìn)一步包含在將輸出數(shù)據(jù)同時(shí)存儲(chǔ)于高速緩沖存儲(chǔ)器中之后，在所述預(yù)定時(shí)間期間將芯片啟用信號(hào)的位順序地逐個(gè)改變?yōu)轭A(yù)定邏輯值。
全文摘要
本發(fā)明提供一種閃存裝置，其包含多個(gè)面，每個(gè)面包括多個(gè)內(nèi)存單元塊；多個(gè)頁面緩沖器，每個(gè)頁面緩沖器鎖存一個(gè)將輸出至其對應(yīng)面的輸入數(shù)據(jù)位，或鎖存一個(gè)將從對應(yīng)面接收的輸出數(shù)據(jù)位；多個(gè)高速緩沖存儲(chǔ)器，每個(gè)高速緩沖存儲(chǔ)器響應(yīng)多個(gè)高速緩存輸入控制信號(hào)之一而存儲(chǔ)輸入或輸出數(shù)據(jù)位，且每個(gè)高速緩沖存儲(chǔ)器響應(yīng)多個(gè)高速緩存輸出控制信號(hào)之一而將存儲(chǔ)的數(shù)據(jù)位傳輸至對應(yīng)的頁面緩沖器或外部裝置；以及控制邏輯電路，其響應(yīng)含有多個(gè)位的芯片啟用信號(hào)及指令信號(hào)而產(chǎn)生高速緩存輸入和輸出控制信號(hào)。響應(yīng)含有多個(gè)位的芯片啟用信號(hào)而同時(shí)進(jìn)行對多個(gè)面的程序及讀取操作，其增加了操作速度及其中所處理的數(shù)據(jù)吞吐量。
文檔編號(hào)G06F12/00GK1832039SQ20051009163
公開日2006年9月13日 申請日期2005年8月11日 優(yōu)先權(quán)日2005年3月10日
發(fā)明者劉炳晟 申請人:海力士半導(dǎo)體有限公司