專利名稱：：應用于計算機系統中的核心邏輯芯片的制作方法
技術領域：
：本發明涉及一種核心邏輯芯片，尤其涉及一種應用于一計算機系統上的核心邏輯芯片。
背景技術：
：請參見圖1，為常用計算機系統內中央處理器的中斷控制架構示意圖，當外圍裝置11對南橋芯片(SouthBridge)12發出一外部中斷信號后，該外部中斷信號會送至南橋芯片12內部的可編程中斷控制器(ProgrammableInterruptController，簡稱PIC)121，該可編程中斷控制器121收到該外部中斷信號后，便會通過中斷信號接腳(INTR)來通知中央處理器(CPU)13有外部中斷信號產生，當中央處理器13收到通知后，便再向可編程中斷控制器121讀取關于該外部中斷信號的中斷向量(interruptvector)數據，不同的中斷向量使得中央處理器13可通過北橋芯片14到系統內存10中不同地址中讀取不同的服務例程(serviceroutine)來執行不同的動作。而由于該可編程中斷控制器121僅通過一中斷信號接腳(INTR)來通知中央處理器(CPU)13，因此中央處理器13需要再通過額外程序來向中斷控制器121進行讀取向量值的動作，導致過程較為繁復。而這種中斷控制方式除了較舊的計算機系統使用外，現今計算機系統在開機的時候，而當操作系統尚未加載完成前也是維持著這樣的控制模式，這也就是俗稱的可編程中斷控制器模式(PICmode)。而將輸入輸出先進可編程中斷控制器(I/OAdvancedProgrammableInterruptController，簡稱I/OAPIC)技術應用于計算機系統之后，其架構可參見圖2所示的為用輸入輸出先進可編程中斷控制技術的計算機系統的中斷控制架構示意圖，計算機系統開機時依然是使用可編程中斷控制器221作為中斷控制組件，當操作系統加載時，便會將一輸入輸出先進可編程中斷控制器222中的一重新導向表(redirectiontable)內容予以設定(通常設定成如圖所示的24個項目(entry)entry0至entry23，而每個項目具有64位)。而當操作系統加載完成之后，取得主控權的操作系統便可響應外部中斷信號的產生，利用該輸入輸出先進可編程中斷控制器222通過一總線24來傳送某一個項目(entry)至中央處理器23，而所送出的項目(entry)內容中已同時具有中斷向量(通常是第0位至第7位)的信息，如此將可降低中央處理器23與南橋芯片22的中斷控制信號來回傳遞的次數與流量，使得系統整體的處理速度提升。而這個架構下的中斷控制動作再詳述如下為當操作系統加載完成后，可編程中斷控制器221將被禁能，中斷信號接腳(INTR)上將不再產生信號，而是由內容已設定完成的輸入輸出先進可編程中斷控制器222來接手進行中斷控制，當外圍裝置21對南橋芯片22發出一外部中斷信號后，該輸入輸出先進可編程中斷控制器222便可響應該外部中斷信號的觸發而利用總線24直接傳送一個相對應該外部中斷信號的項目(entry)數據封包至中央處理器23，而項目(entry)內容中所具有的中斷向量(通常是第0位至第7位)便可使中央處理器23通過北橋芯片24到系統內存20中不同地址中讀取不同的服務例程(serviceroutine)來執行不同的動作。而這就是俗稱的先進可編程中斷控制模式(APICmode)。另外，在多重處理器規范第1.4版(MultiProcessorSpecificationV1.4)中，設計者又導入一虛擬線路模式(Virtualwiremode)，相關示意圖請參見圖3。此虛擬線路模式(Virtualwiremode)可在基本輸入輸出系統(BIOS)中進行設定，然后運行在操作系統尚未加載完成前。由于有部份的中央處理器33已把中斷信號接腳(INTR)省略，因此可編程中斷控制器(PIC)321在可編程中斷控制器模式(PICmode)中便無法直接利用其中斷信號接腳(INTR)來傳送中斷信號給中央處理器33。而此上述虛擬線路模式便可用以取代可編程中斷控制器模式(PICmode)來解決中央處理器33的中斷信號接腳(INTR)被省略的問題，其作法主要是將先進可編程中斷控制器322內容中的entry0中的第8位至第10位固定設為111，其架構可參見圖3所示的虛擬線路模式中斷控制架構示意圖。而當操作系統尚未完成加載前，輸入輸出先進可編程中斷控制器322的entry0的第8位至第10位已被固定設為111，所以當外圍裝置(device)31所發出的該中斷信號送至南橋芯片32內部的可編程中斷控制器(PIC)321，該可編程中斷控制器321收到該中斷信號后會通過本身的中斷信號接腳(INTR)來通知輸入輸出先進可編程中斷控制器322可利用總線34送出entry0至中央處理器33時，但由于第8位至第10位固定設為111，因此當中央處理器33發現entry0的第8位至第10位為111時，便會忽略第0位至第7位的中斷向量，而直接去可編程中斷控制器321中讀取正確的中斷向量(interruptvector)的數據。如此便可解決中央處理器33的中斷信號接腳(INTR)被省略的問題。而當操作系統完成加載后，系統便可轉為先進可編程中斷控制模式(APICmode)，此時可編程中斷控制器321將被禁能，其上的中斷信號接腳(INTR)上將不再產生信號，而由內容已設定完成的輸入輸出先進可編程中斷控制器322來進行中斷控制。于是當外圍裝置31對南橋芯片32發出一外部中斷信號后，該外部中斷信號將觸發該先進可編程中斷控制器322，使得輸入輸出先進可編程中斷控制器322可利用總線34送某一個項目(entry)至中央處理器33，而項目(entry)內容中所具有的中斷向量(通常是第0位至第7位)便可使中央處理器33直接到系統內存30中不同地址中讀取不同的服務例程(serviceroutine)來執行不同的動作。只不過entry0的第8位至第10位需被一直保持為111，所以無法在先進可編程中斷控制模式(APICmode)中被運用，使得只剩下entry1至entry23可被運用。但是，有部份的操作系統(例如Novell公司的Netware5.1版與6.0版)，在加載過程中發現系統具有輸入輸出先進可編程中斷控制器(I/OAPIC)，便會自動將其進行初始化動作，而其中重新導向表(redirectiontable)的全部內容將被清除，導致entry0的第8位至第10位無法一直保持為111，使得以虛擬線路模式來解決中央處理器33的中斷信號接腳(INTR)被省略的問題機制被破壞，所以當此時有中斷信號產生時，中央處理器33將無法被告知而導致中斷控制發生問題而產生系統當機的狀態。而如何解決上述因固件或軟件不當地把輸入輸出先進可編程中斷控制器(I/OAPIC)進行初始化動作后所造成的中斷控制問題，使得計算機系統有較高的中斷控制可信賴度，為發展本發明的主要目的。
發明內容本發明的主要目的，本發明提供一種核心邏輯芯片，應用于一計算機系統中，該計算機系統具有一中央處理器與一外圍裝置，該核心邏輯芯片包含一可編程中斷控制器，電連接于該外圍裝置，其當該計算機系統的操作系統尚未加載完成時，可響應該外圍裝置所發出的一外部中斷信號而通過一中斷信號接腳發出一控制信號；一輸入輸出先進可編程中斷控制器，電連接于該外圍裝置，其當該計算機系統的操作系統加載完成且該可編程中斷控制器被禁能時，可響應該外圍裝置所發出的該外部中斷信號而發出具有中斷向量內容的一中斷控制封包至該中央處理器；以及一虛擬接線功能塊，電連接于該可編程中斷控制器的該中斷信號接腳，其響應該控制信號的觸發而發出一虛擬接線中斷控制封包至該中央處理器，該虛擬接線中斷控制封包中具有使該中央處理器忽略該封包內中斷向量內容的信息。根據上述構想，本發明所述的核心邏輯芯片，其中該可編程中斷控制器被禁能時，該中斷信號接腳便停止發出該控制信號。根據上述構想，本發明所述的核心邏輯芯片，其中該輸入輸出先進可編程中斷控制器具有內容可由該計算機系統的操作系統設定的一重新導向表，該重新導向表包含有具有不同中斷向量內容的多個中斷控制封包數據。根據上述構想，本發明所述的核心邏輯芯片，其中該虛擬接線功能塊中系儲存有該虛擬接線中斷控制封包的內容，且該內容不會被該計算機系統的操作系統清除。根據上述構想，本發明所述的核心邏輯芯片，其中使該中央處理器忽略該封包內中斷向量內容的信息為將64位數據中的第8位至第10位固定設為111，而中斷向量內容為第0位至第7位。根據上述構想，本發明所述的核心邏輯芯片，其中該可編程中斷控制器的中斷信號接腳電連接至該輸入輸出先進可編程中斷控制器中一重新導向表的一項目，而該核心邏輯芯片還包含一多任務器，其輸入端分別電連接至該虛擬接線功能塊與該輸入輸出先進可編程中斷控制器，并受一選擇信號的控制而將該虛擬接線功能塊與該輸入輸出先進可編程中斷控制器的輸出封包擇一輸出。圖1為常用計算機系統內中央處理器的中斷控制架構示意圖。圖2為常用計算機系統內用輸入輸出先進可編程中斷控制技術的計算機系統的中斷控制架構示意圖。圖3為常用計算機系統內虛擬線路模式的中斷控制架構示意圖。圖4為本發明為改善上述常用手段缺陷所發展出來的核心邏輯芯片應用于計算機系統中的較佳實施例功能方框示意圖。圖5為本發明為改善上述常用手段缺陷所發展出來的核心邏輯芯片應用于計算機系統中的另一較佳實施例功能方框示意圖。其中，附圖標記說明如下11外圍裝置12南橋芯片121可編程中斷控制器13中央處理器14北橋芯片10系統內存221可編程中斷控制器222輸入輸出先進可編程中斷控制器24總線23中央處理器22南橋芯片21外圍裝置24北橋芯片20系統內存33中央處理器321可編程中斷控制器34總線322輸入輸出先進可編程中斷控制器31外圍裝置32南橋芯片40中央處理器41外圍裝置42核心邏輯芯片420北橋芯片421南橋芯片422前端總線4210可編程中斷控制器4212虛擬接線功能塊4211輸入輸出先進可編程中斷控制器43總線44系統內存5213多任務器50中央處理器51外圍裝置52核心邏輯芯片520北橋芯片521南橋芯片522前端總線5210可編程中斷控制器5212虛擬接線功能塊5211輸入輸出先進可編程中斷控制器53總線54系統內存具體實施方式請參見圖1，其本發明為改善上述常用手段缺陷所發展出來的核心邏輯芯片應用于計算機系統中的較佳實施例功能方框示意圖，首先，該計算機系統具有一中央處理器40與一外圍裝置41，而該核心邏輯芯片42主要由一北橋芯片420與一南橋芯片421所組成，北橋芯片420通過一前端總線422與中央處理器40連結，而南橋芯片421中包含有一可編程中斷控制器4210、一輸入輸出先進可編程中斷控制器4211以及一虛擬接線功能塊4212。而該可編程中斷控制器4210電連接于該外圍裝置41，其主要功能在于系當該計算機系統的操作系統尚未加載完成時，可響應該外圍裝置41所發出的一外部中斷信號而通過一中斷信號接腳(INTR)發出一控制信號。而中斷信號接腳(INTR)電連接至虛擬接線功能塊4212，該虛擬接線功能塊4212儲存有一虛擬接線中斷控制封包的內容，以目前常用的格式為例，其長度為64位，而第8位至第10位為111，而由于虛擬接線功能塊4212不在輸入輸出先進可編程中斷控制器4211之中，所以內容不會被軟件或固件不小心清除。所以在虛擬線路模式中，當操作系統尚未完成加載前，而外圍裝置(device)31所發出一外部中斷信號時，虛擬接線功能塊4212將受可編程中斷控制器(PIC)4210的中斷信號接腳(INTR)上的控制信號所觸發，進而把虛擬接線中斷控制封包由總線43(通常會是中斷控制器通訊(InterruptControllerCommunication)總線，簡稱ICC-Bus，若中央處理器40也把ICC-Bus的接腳省略時，則改用前端總線422)送出。如此便可同時解決中央處理器40的中斷信號接腳(INTR)被省略與輸入輸出先進可編程中斷控制器4211被操作系統等軟件不當清除的問題。至于當操作系統加載完成后，系統便進入先進可編程中斷控制模式(APICmode)，此時可編程中斷控制器4210將被禁能，中斷信號接腳(INTR)上將不再產生信號，而是由內容已設定完成的輸入輸出先進可編程中斷控制器4211來接手進行中斷控制，當外圍裝置41對南橋芯片421發出外部中斷信號后，該輸入輸出先進可編程中斷控制器4211便可響應該外部中斷信號的觸發而利用總線43直接傳送一個在重新導向表(redirectiontable)中相對應該外部中斷信號的項目(entry)數據封包至中央處理器40，而項目(entry)內容中所具有的中斷向量(通常是第0位至第7位)便可使中央處理器40直接到系統內存44中不同地址中讀取不同的服務例程(serviceroutine)來執行不同的動作。請再參見圖5，其是本發明為改善上述常用手段缺陷所發展出來的核心邏輯芯片應用于計算機系統中的另一較佳實施例功能方框示意圖，同樣，該計算機系統具有一中央處理器50與一外圍裝置51，而該核心邏輯芯片52主要由一北橋芯片520與一南橋芯片521所組成，北橋芯片520通過一前端總線522與中央處理器50連結，而南橋芯片521中包含有一可編程中斷控制器5210、一輸入輸出先進可編程中斷控制器5211、一虛擬接線功能塊5212以及一多任務器5213。為了保持應用上的彈性，本實施例多增設一多任務器5213，其主要功能在于讓使用者有改變信號傳送路徑的彈性。通過選擇信號的改變(選擇信號的高低電平可在基本輸出輸入系統(BIOS)中進行設定)，多任務器5213可選擇傳送輸入輸出先進可編程中斷控制器5211或虛擬接線功能塊5212的封包內容輸出。詳言之，在可編程中斷控制模式(PICmode)中，當系統上的所運行的操作系統并不會不當清除輸入輸出先進可編程中斷控制器5211中的重新導向表時，則多任務器5213便可選擇輸入輸出先進可編程中斷控制器5211內的封包來輸出，而該可編程中斷控制器4210電連接于該外圍裝置41，而當系統上的所運行的操作系統并會不當清除輸入輸出先進可編程中斷控制器5211中的重新導向表而導致當機時，則多任務器5213便可受控選擇虛擬接線功能方框5212內的封包來輸出。綜上所述，本發明技術手段可有效改善常用手段的缺陷，進而降低計算機系統因中斷控制不良而當機的問題，徹底達成發展本發明的主要目的。但以上所述僅為本發明的較佳實施例而已，并非用以限定本發明的申請專利范圍，而本發明技術思想可廣泛地被應用于具有中斷控制機制的計算機系統上，因此凡其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含本發明專利保護范圍內。權利要求1.一種核心邏輯芯片，應用于一計算機系統中，該計算機系統具有一中央處理器與一外圍裝置，該核心邏輯芯片包含一可編程中斷控制器，電連接于該外圍裝置，其當該計算機系統的操作系統尚未加載完成時，可響應該外圍裝置所發出的一外部中斷信號而通過一中斷信號接腳發出一控制信號；一輸入輸出先進可編程中斷控制器，電連接于該外圍裝置，其當該計算機系統的操作系統加載完成且該可編程中斷控制器被禁能時，可響應該外圍裝置所發出的該外部中斷信號而發出具有中斷向量內容的一中斷控制封包至該中央處理器；以及一虛擬接線功能塊，電連接于該可編程中斷控制器的該中斷信號接腳，其響應該控制信號的觸發而發出一虛擬接線中斷控制封包至該中央處理器，該虛擬接線中斷控制封包中具有使該中央處理器忽略該封包內中斷向量內容的信息。2.根據權利要求1所述的核心邏輯芯片，其中該可編程中斷控制器被禁能時，該中斷信號接腳便停止發出該控制信號。3.根據權利要求1所述的核心邏輯芯片，其中該輸入輸出先進可編程中斷控制器具有內容可由該計算機系統的操作系統設定的一重新導向表，該重新導向表包含有具有不同中斷向量內容的多個中斷控制封包數據。4.根據權利要求1所述的核心邏輯芯片，其中該虛擬接線功能塊中儲存有該虛擬接線中斷控制封包的內容，且該內容不會被該計算機系統的操作系統清除。5.根據權利要求1所述的核心邏輯芯片，其中使該中央處理器忽略該封包內中斷向量內容的信息為將64位數據中的第8位至第10位固定設為111，而中斷向量內容為第0位至第7位。6.根據權利要求1所述的核心邏輯芯片，其中該可編程中斷控制器的中斷信號接腳電連接至該輸入輸出先進可編程中斷控制器中一重新導向表的一項目，而該核心邏輯芯片還包含一多任務器，其輸入端分別電連接至該虛擬接線功能塊與該輸入輸出先進可編程中斷控制器，并受一選擇信號的控制而將該虛擬接線功能塊與該輸入輸出先進可編程中斷控制器的輸出封包擇一輸出。全文摘要本發明涉及一種核心邏輯芯片，應用于一具有一中央處理器與一外圍裝置的計算機系統中，該核心邏輯芯片包含一可編程中斷控制器，電連接于該外圍裝置，其當該計算機系統的操作系統尚未加載完成時，可響應該外圍裝置所發出的一外部中斷信號而通過一中斷信號接腳發出一控制信號；一輸入輸出先進可編程中斷控制器，電連接于該外圍裝置，其當該計算機系統的操作系統加載完成且該可編程中斷控制器被禁能時，可響應該外圍裝置所發出的該外部中斷信號而發出具有中斷向量內容的一中斷控制封包至該中央處理器；以及一虛擬接線功能塊，電連接于該可編程中斷控制器的該中斷信號接腳，其響應該控制信號的觸發而發出一虛擬接線中斷控制封包至該中央處理器。文檔編號G06F13/24GK1687911SQ20051007130公開日2005年10月26日申請日期2005年5月9日優先權日2005年5月9日發明者徐明偉,黃正維申請人:威盛電子股份有限公司