專利名稱：內存電壓信號產生電路的制作方法
技術領域：
本發明涉及一種電壓信號產生電路，特別涉及一種應用于計算機主板內存模塊的電壓信號產生電路。
背景技術：
高級配置與電源接口(Advanced Configuration and Power Interface，ACPI)允許用戶通過用戶設置使計算機進入不同的模式，以達到節能以及保護計算機的目的。
ACPI有以下幾種狀態模式S0(正常)，所有設備全開，應用程式可正常執行，設備可以有自己的狀態，沒有用到該設備時，該設備可進入其它工作狀態；S1(CPU停止工作)，也稱為POS(Power on Suspend)；S2(CPU關閉)；S3是我們熟悉的STR(Suspend to RAM)，此狀態下除內存之外的部件都停止工作，內存的內容有硬件設備來維護，此為一種常用省電狀態；S4也稱為STD(Suspend to Disk)，這時系統主電源關閉，內存部分寫入硬盤，所有部件均停止工作，但是硬盤仍然帶電并可被喚醒；S5(關機)，即包括電源在內的所有設備全部關閉。
我們最常用到的是S3狀態，即Suspend to RAM(掛起到內存)狀態，簡稱STR，STR的功能是把系統的運行信息保存在內存中。在STR狀態下，電源仍然要繼續為內存等必要的設備供電，以確保數據不丟失，而其他設備則均處于關閉狀態，系統的耗電量極低。按下Power按鈕(主機電源開關)，系統就被喚醒，從內存中快速讀取數據并恢復到STR之前的工作狀態。
為了實現S3的功能，必須有相應的內存電壓信號電路來產生Memory(內存)電壓，即內存模塊的電壓(2.6V_STR)產生電路與系統的運行密切相關。
請參看圖1，為現有主板內存電壓信號產生電路，包括一控制模塊10、一第一電壓信號產生電路12和一第二電壓信號產生電路14。所述控制模塊10控制所述第一電壓信號產生電路12和第二電壓信號產生電路14的工作狀態，在不同的狀態模式下選擇其中的一個電路來實現產生內存電壓的電路功能。
所述控制模塊10包括一第一開關晶體管Q11’、一第二開關晶體管Q12’及若干電阻元件。該第一開關晶體管Q11’的基極經一電阻R5’接至備用電壓3.3VSB，其發射極經一電阻R6’接至第一電壓控制信號源SLP4L，其集電極與所述第二開關晶體管Q12’的基極相連并經一電阻R7’接至備用電壓5VSB。所述第二開關晶體管Q12’的發射極接至第二電壓控制信號源ATXPOK(主板電源輸出)，其集電極經一電阻R8’接至備用電壓5VSB。所述第一電壓控制信號源SLP4L來自南橋芯片；在ACPI的幾種模式下，該第一電壓控制信號源SLP4L的狀態在S0、S1、S3、S4、S5時分別如下S0狀態，分為主板電源輸出前(Before ATXPOK)和主板電源輸出后(After ATXPOK)兩狀態，其過程是一瞬態過程，在這兩個過程中該第一電壓控制信號源SLP4_L均為高電平，S1、S3狀態時所述第一電壓控制信號源SLP4_L也均為高電平，S4、S5狀態時所述第一電壓控制信號源SLP4_L均為低電平。所述第二電壓控制信號源ATXPOK的電壓信號直接來自電腦主板，該第二電壓控制信號源ATXPOK只有在S0狀態下的主板電源輸出后(After ATXPOK)情況下為高電平，其余狀態下均為低電平。在內存電壓信號產生電路中，由所述第一電壓控制信號源SLP4_L和第二電壓控制信號源ATXPOK作為電壓控制信號來控制時序。
所述第一電壓信號產生電路12包括一IC(集成電路)電壓產生電路，該集成電路電壓產生電路恒輸出備用電壓2.6VSB，由于業界公知，為了使表達清晰，所述圖中省略該部分電路，只顯示輸出備用電壓2.6VSB。該電路還包括一P-MOS開關晶體管Q3’，該P-MOS開關晶體管Q3’的漏極即為所述內存電壓信號產生電路的輸出電壓2.6V_STR。該P-MOS開關晶體管Q3’的源極接至所述備用電壓2.6VSB，其柵極與所述第二開關晶體管Q12’的集電極相連于控制點A’，由點A’的電平高低來控制所述第一電壓信號產生電路12和第二電壓信號產生電路14的工作狀態。當點A’為低電平時，所述P-MOS開關晶體管Q3’導通，則第一電壓信號產生電路12處于工作狀態并由備用電壓2.6VSB通過該P-MOS開關晶體管Q3’產生所述內存電壓2.6V_STR；當點A’為高電平時，所述P-MOS開關晶體管Q3’截止，該第一電壓信號產生電路12不工作，此時所述第二電壓信號產生電路14在S0正常工作狀態即主板電源輸出后(After ATXPOK)情況下處于工作狀態。
所述第二電壓信號產生電路14包括一運算放大器U’、一第一N-MOS開關晶體管Q1’、一第二N-MOS開關晶體管Q5’、一第三開關晶體管Q13’、一第四開關晶體管Q14’及若干電阻元件。所述運算放大器U’的工作電壓為系統電壓VCC+12V，其同相輸入端經一電阻R1’接至參考電壓2.6VSB，該參考電壓2.6VSB來自所述第一電壓信號產生電路12中集成電路的輸出，其反相輸入端與所述第一N-MOS開關晶體管Q1’的源極相連，所述運算放大器U’的輸出端經一補償電阻R2’與所述第一N-MOS開關晶體管Q1’的源極相連，所述第一N-MOS開關晶體管Q1’的漏極即為該內存電壓信號產生電路輸出電壓2.6V_STR，所述運算放大器U’與該輸出電壓2.6V_STR通過所述第一N-MOS開關晶體管Q1’構成負反饋電路，以使輸出端電壓恒定。所述第二N-MOS開關晶體管Q5’的漏極接至系統電壓VCC3V，其柵極接至所述運算放大器U’的輸出端，其源極與所述第一N-MOS開關晶體管Q1’的源極相連，由所述第一N-MOS開關晶體管Q1’和所述第二N-MOS開關晶體管Q5’的通斷來共同決定該第二電壓信號產生電路14的工作狀態，在兩者均導通的情況下，該第二電壓信號產生電路14處于工作狀態，由系統電壓VCC3V作為輸入電壓產生所述內存電壓信號產生電路的輸出電壓2.6V_STR。所述第三開關晶體管Q13’的基極經一電阻R9’與所述控制模塊10的控制元件第二開關晶體管Q12’的集電極相連于所述控制點A’，其發射極接地，其集電極與所述第四開關晶體管Q14’的基極相連并經一電阻R10’接至備用電壓5VSB。所述第四開關晶體管Q14’的發射極接地，集電極與所述第一N-MOS開關晶體管Q1’的柵極相連，該柵極經一電阻R3’接至系統電壓VCC+12V，該柵極還經由一分壓電阻R4’接地，所述控制點A’的電平狀態決定所述第一N-MOS開關晶體管Q1’的通斷，即當控制點A’為高電平時，所述第一N-MOS開關晶體管Q1’導通，反之，該第一N-MOS開關晶體管Q1’截止。
所述備用電壓5VSB、3.3VSB和2.6VSB在任何狀態下恒存在且均為高電平，所述系統電壓VCC+12V和VCC3V只有在正常工作狀態下為高電平，且當所述第二電壓控制信號源ATXPOK為高電平時，所述系統電壓VCC+12V和VCC3V定為高電平。
該內存電壓信號產生電路的工作過程如下S5狀態時，系統電壓VCC+12V、系統電壓VCC3V、所述第一電壓控制信號源SLP4_L和所述第二電壓控制信號源ATXPOK均為低電平，所述控制模塊10中的第一開關晶體管Q11’導通，第二開關晶體管Q12’截止，則控制點A’為高電平。此時對于所述第一電壓信號產生電路12，由于P-MOS開關晶體管Q3’的GS電壓為正，故所述P-MOS開關晶體管Q3’不導通；對于所述第二電壓信號產生電路14，由于系統電壓VCC+12V和VCC3V均為低電平，故所述運算放大器U’失去工作電壓，該第二N-MOS開關晶體管Q5’不導通，故所述第二電壓信號產生電路14也不提供輸出電壓，即關機狀態時沒有內存電壓輸出。
S0(Before ATXPOK)狀態時，第二電壓控制信號源ATXPOK、系統電壓VCC+12V和VCC3V為低電平，所述第一電壓控制信號源SLP4_L為高電平，則所述第一開關晶體管Q11’截止，第二開關晶體管Q12’導通，此時控制點A’為低電平，則所述P-MOS開關晶體管Q3’的GS電壓為負，故導通。由于此處該P-MOS開關晶體管Q3’工作在開關區，所以2.6VSB電壓經過它的壓降很小，可以忽略不記，此時該第一電壓信號產生電路12處于工作狀態，從備用電壓2.6VSB通過P-MOS開關晶體管Q3’產生輸出電壓2.6V_STR；第二電壓信號產生電路14分析過程同S5狀態。
S0(After ATXPOK)狀態時，第一電壓控制信號源SLP4_L、第二電壓控制信號源ATXPOK、系統電壓VCC+12V和VCC3V均為高電平，此時同上分析知點A’為高電平，故所述P-MOS開關晶體管Q3’管不導通，第一電壓信號產生電路12不提供內存電壓信號輸出；對于第二電壓信號產生電路14，由于點A’為高電平，故所述第三開關晶體管Q13’導通，第四開關晶體管Q14’截止，則所述第一N-MOS開關晶體管Q1’的GS電壓為正，故導通，此時第二N-MOS開關晶體管Q5’也導通，就由系統電壓VCC3V通過該第二N-MOS開關晶體管也Q5’和第一N-MOS開關晶體管Q1’產生2.6V_STR輸出。
S3狀態時，電路工作原理與S0(Before ATXPOK)狀態時完全相同。
所述計算機內存模塊電壓信號產生電路結構清晰且能較好的實現電路功能，但是所用元件較多，電路連接復雜，成本較高。
發明內容
鑒于以上內容，有必要對現有內存電壓信號產生電路進行優化以求在內存電信號產生電路的制造成本和品質之間找到一個平衡點。
一種內存電壓信號產生電路，其包括一第一控制模塊、一核心電路和一第二控制模塊，所述第一控制模塊、第二控制模塊及核心電路中的開關元件共同控制來擇一選擇核心電路中的兩電壓以實現該電路功能；其特征在于該核心電路包括一運算放大器、一第一N-MOS晶體管、一第二N-MOS晶體管、一開關元件和若干電阻元件，所述運算放大器的輸出端經由一電阻與該信號產生電路的輸出相連，其反相輸入端與信號產生電路的輸出端相連組成負反饋電路以穩定輸出，其同相輸入端由一分壓電阻耦合至參考電壓3VSB，經由另一分壓電阻接地。該第一N-MOS晶體管源極與所述運算放大器的反相輸入端連接作為所述電壓信號產生電路的輸出端，其柵極與所述運算放大器的輸出端相連，漏極與所述第二N-MOS晶體管的漏極相連并經由一開關元件接至備用電壓3VSB；該第二N-MOS晶體管源極接至該系統電壓VCC3V，其柵極與第一控制模塊元件相連。
相對于現有技術，本發明所述內存電壓信號產生電路結構清晰，電路連接簡單明了，原有技術中的2.6VSB IC(集成電路)電壓產生電路完全被去掉。本發明在實現電路功能情況下，通過減少電路數目和部分控制元件，降低了內存電壓產生電路的制造成本。
下面結合附圖及較佳實施方式對本發明作進一步詳細描述圖1是現有技術中的內存電壓信號產生電路。
圖2是本發明較佳實施方式的內存電壓信號產生電路。
具體實施方式請參閱圖2，本發明較佳實施方式的內存電壓信號產生電路包括一第一控制模塊20、一核心電路22和一第二控制模塊24。所述第一控制模塊20和第二控制模塊24及核心電路22中的開關元件共同控制以實現該內存信號產生電路的功能。
所述第一控制模塊20包括一第一開關晶體管Q21和若干電阻元件。所述第一開關晶體管Q21的基極經分壓電阻R2接至備用電壓3VSB，經分壓電阻R3接地，其發射極接至第二電壓控制信號源ATXPOK，其集電極經一電阻R1接至系統電壓VCC12V。所述第二電壓控制信號源ATXPOK電壓信號直接來自電腦主板，該第二電壓控制信號源ATXPOK只有在S0狀態下的主板電源輸出后為高電平，其余狀態下均為低電平。
所述核心電路22包括一運算放大器U、一第一N-MOS晶體管Q2、一第二N-MOS晶體管Q22、若干電阻元件及若干開關元件。其中核心電路22中的開關元件又包括一第一開關二極管D1、一第二開關二極管D2和一第三開關二極管D3。所述第一N-MOS晶體管Q2的源極為電壓信號產生電路的輸出電壓2.6V_STR，其柵極與所述運算放大器U的輸出端相連，其漏極與所述第二N-MOS晶體管Q22的漏極相連并經所述第一開關二極管D1的陰極接至備用電壓3VSB。所述第二N-MOS晶體管Q22的源極接系統電壓VCC3V；其柵極與所述第一開關晶體管Q21的集電極相連于控制點A，由控制點A的電平狀態來決定所述第二N-MOS晶體管Q22的通斷，進而決定是否由系統電壓VCC3V來提供整個電路的輸入電壓，即所述第一控制模塊20控制該第二N-MOS晶體管Q22的通斷。所述運算放大器U的工作電壓由備用電壓5VSB經所述第二開關二極管D2或者由系統電壓VCC12V經所述第三開關二極管D3擇一控制，即當系統電壓VCC12V為低電平時，由備用電壓5VSB經所述第二開關二極管D2提供；當系統電壓VCC12V為高電平時，所述第二開關二極管D2截止，由系統電壓VCC12V經所述第三開關二極管D3提供所述運算放大器U的工作電壓。所述運算放大器U的輸出端經由一補償電阻R4與該內存信號產生電路的輸出電壓2.6V_STR相連，其反相輸入端與信號產生電路的輸出2.6V_STR相連組成負反饋電路以穩定輸出，其同相輸入端由一分壓電阻R5耦合至參考電壓3VSB，所述參考電壓3VSB經由分壓電阻R5、R6接地。
所述第二控制模塊24是用來控制是否把參考電壓3VSB提供給所述運算放大器U。所述第二控制模塊24包括一第二開關晶體管Q23、一第三N-MOS開關晶體管M1、電阻R7和電阻R8。所述第二開關晶體管Q23的基極經電阻R7耦合至備用電壓5VSB并與所述第三N-MOS開關晶體管M1的漏極相連，其發射極接地，集電極與所述運算放大器U的同相輸入端相連于點D。所述第三N-MOS開關晶體管M1的源極接地，其柵極接至第一電壓控制信號源SLP4_L，其柵極還經一上拉電阻R8與備用電壓5VSB相連，以保證當第一電壓控制信號源SLP4_L為高電平時，驅動所述第三N-MOS開關晶體管M1恒成功。所述第一電壓控制信號源SLP4_L來自南橋芯片；在ACPI的幾種模式下，所述第一電壓控制信號源SLP4_L電壓控制信號源在狀態S0、S1、S3、S4、S5時分別如下S0狀態時，分為主板電源輸出前(Before ATXPOK)和主板電源輸出后(After ATXPOK)兩狀態，其過程是一瞬態過程，在這兩個過程中所述第一電壓控制信號源SLP4_L均為高電平，S1、S3時該第一電壓控制信號源SLP4_L也均為高電平，S4、S5時該第一電壓控制信號源SLP4_L均為低電平。在該優化內存電壓信號產生電路中，也是由所述第一電壓控制信號源SLP4_L和第二電壓控制信號源ATXPOK作為控制信號來控制時序。
該優化內存電壓信號產生電路的工作原理為內存電壓信號產生電路是用來產生內存模塊電源電壓2.6V_STR。為了實現S3的功能，內存電源電壓2.6V_STR應該由系統電壓或者備用電壓產生，要求在S0主機板電源輸出后即正常工作狀態下，內存電源電壓信號應該由系統電壓產生；而在S3狀態下，內存電源電壓信號應該由備用電壓產生。
該優化內存電壓信號產生電路的具體工作過程如下所述備用電壓5VSB和3VSB在任何狀態下都為高電平，系統電壓VCC+12V和VCC3V只有在正常工作狀態下為高電平，且所述第二電壓控制信號源ATXPOK為高電平時，該系統電壓VCC+12V和VCC3V定為高電平。
S5狀態時，系統電壓VCC12V和VCC3V、第一電壓控制信號源SLP4L和第二電壓控制信號源ATXPOK均為低電平，則第一開關晶體管Q21導通，控制點A為低電平，第二N-MOS晶體管Q22的GS電壓為負，故該第二N-MOS晶體管Q22截止；第三N-MOS開關晶體管M1的GS電壓為零，故該第三N-MOS開關晶體管M1也截止，則第二開關晶體管Q23導通，D點為低電平。此時所述運算放大器U的參考電壓為低電平，所述第一N-MOS晶體管Q2的GS電壓為零，故Q2管截止，則內存電壓信號產生電路輸出端為低電平，即關機狀態下沒有內存電壓輸出。
S0(Before ATXPOK)狀態時，第二電壓控制信號源ATXPOK、系統電壓VCC12V和VCC3V仍為低電平，第一電壓控制信號源SLP4_L為高電平，此時A點為低電平，則第二N-MOS晶體管Q22的GS電壓為負，故截止；由于第一電壓控制信號源SLP4-L為高電平，故第三N-MOS開關晶體管M1的GS電壓為正，故導通，則所述第二開關晶體管Q23截止，D點為高電平，所述第一N-MOS晶體管Q2的GS電壓為正，故導通。此時即由備用電壓3VSB通過第一開關二極管D1和該第一N-MOS晶體管Q2管產生該內存電壓信號產生電路的輸出電壓2.6V_STR。
S0(After ATXPOK)狀態時，第一電壓控制信號源SLP4_L、第二電壓控制信號源ATXPOK、系統電壓VCC12V和VCC3V均為高電平，此時控制點A為高電平，第二N-MOS晶體管Q22的GS電壓為正，故導通；由于SLP4-L為高電平，故第三N-MOS開關晶體管M1的GS電壓為正，M1管導通，則所述第二開關晶體管Q23截止，D點為高電平，則所述第一N-MOS晶體管Q2的GS電壓為正，故導通。由于此時系統電壓VCC3V為高電平，所以系統電壓VCC3V通過該第二N-MOS晶體管Q22屏蔽(所述第一開關二極管D1截止)掉備用電壓3VSB，此時就由系統電壓VCC3V通過該第二N-MOS晶體管Q22和所述第一N-MOS晶體管Q2產生該內存電壓信號產生電路的輸出電壓2.6V_STR。
S3狀態時，電路工作原理與S0(Before ATXPOK)狀態時完全相同。
權利要求
1.一種內存電壓信號產生電路，包括一第一控制模塊、一核心電路和一第二控制模塊，該第一控制模塊、第二控制模塊及核心電路中的開關元件共同控制來擇一選擇核心電路中的兩電壓以實現該電路功能；其特征在于該核心電路包括一運算放大器、一第一N-MOS晶體管、一第二N-MOS晶體管、一開關元件和若干電阻元件，所述運算放大器的輸出端經一電阻元件與該信號產生電路的輸出相連，其反相輸入端與信號產生電路的輸出端相連組成負反饋電路以穩定輸出，其同相輸入端經由一分壓電阻耦合至參考電壓，經由另一分壓電阻接地，該第一N-MOS晶體管源極與所述運算放大器的反相輸入端連接作為所述電壓信號產生電路的輸出端，其柵極與所述運算放大器的輸出端相連，漏極與所述第二N-MOS晶體管的漏極相連并經由一開關元件接至一電壓，該第二N-MOS晶體管源極接至另一電壓，其柵極與第一控制模塊元件相連。
2.如權利要求1所述的內存電壓信號產生電路，其特征在于所述兩電壓分別為系統電壓VCC3V和備用電壓3VSB。
3.如權利要求2所述的內存電壓信號產生電路，其特征在于所述第一控制模塊的控制元件包括一第一開關晶體管和若干電阻元件，所述第一開關晶體管發射極接第一電壓控制信號源，基極經一分壓電阻耦合至備用電壓3VSB，集電極經一電阻耦合至系統電壓VCC12V；所述第二控制模塊的控制元件包括一第二開關晶體管，一第三N-MOS開關晶體管和若干電阻元件，所述第二開關晶體管發射極接地，基極經一分壓電阻耦合至備用電壓5VSB，集電極經一分壓電阻至備用電壓3VSB并與所述運算放大器的同相輸入端相連；該第三N-MOS開關晶體管的源極接地，柵極接第二電壓控制信號源，其漏極與所述第二開關晶體管的基極相連；
4.如權利要求3所述的內存電壓信號產生電路，其特征在于所述內存電壓信號產生電路的輸出電壓為2.6V_STR且提供至內存模塊。
5.如權利要求3或4所述的內存電壓信號產生電路，其特征在于該第一控制模塊控制所述第一N-MOS晶體管的通斷；該第二控制模塊控制所述運算放大器的參考電壓。
6.如權利要求4所述的內存電壓信號產生電路，其特征在于所述第一電壓控制信號源為SLP4_L，該信號源由南橋芯片發出。
7.如權利要求4所述的內存電壓信號產生電路，其特征在于所述第二電壓控制信號源為ATXPOK，該信號源為主機板電源輸出。
8.如權利要求6或7項所述的內存電壓信號產生電路，其特征在于所述第三N-MOS開關晶體管的柵極可經由一電阻接至一拉高電壓5VSB。
9.如權利要求6或7項所述的內存電壓信號產生電路，其特征在于所述第一開關晶體管、第二開關晶體管均為NPN型晶體管。
10.如權利要求6或7項所述的內存電壓信號產生電路，其特征在于所述運算放大器的工作電壓由系統電壓VCC12V或備用電壓5VSB通過開關元件提供。
全文摘要
一種內存電壓信號產生電路，包括一第一控制模塊、一核心電路和一第二控制模塊，所述第一控制模塊、第二控制模塊及核心電路中的開關元件共同控制使該核心電路中的兩電壓之一處于工作狀態；該核心電路包括一運算放大器、一第一N－MOS晶體管、一第二N－MOS晶體管、一開關元件和若干電阻元件，該運算放大器的輸出端和反相輸入端與該電壓信號產生電路輸出相連，同相輸入端由一分壓電阻接至參考電壓，經由另一分壓電阻接地，該第一N－MOS晶體管源極與該運算放大器的反相輸入端相接，其柵極與所述運算放大器的輸出端相連，漏極與所述第二N－MOS晶體管漏極相連并經由開關元件接至一電壓；該第二N－MOS晶體管源極接至另一電壓，其柵極與第一控制模塊元件相連。
文檔編號G06F1/32GK1881136SQ20051003533
公開日2006年12月20日 申請日期2005年6月13日 優先權日2005年6月13日
發明者江武, 黃永兆 申請人:鴻富錦精密工業(深圳)有限公司, 鴻海精密工業股份有限公司