數據傳送存儲器及模塊的制作方法

專利名稱：數據傳送存儲器及模塊的制作方法
技術領域：
本發明涉及數據傳送存儲器。
背景技術：
I2C總線是飛利蒲公司提倡的2線式串行總線。I2C總線對應主器件的發送命令，從動器件動作。應用圖6～10說明I2C總線的動作。
如圖6所示，SCL線呈“H”時，SDA線從“H”變為“L”，成為啟動狀態。所有動作在啟動狀態開始。SCL線呈“H”時，SDA線從“L”變為“H”，成為停止狀態。在此，SCL線是串行時鐘輸入的串行時鐘線，SDA線是用于進行數據傳送的串行數據線。
發送命令在SCL線呈“H”期間通過改變SDA線進行，8位連續發送。在第9個時鐘周期期間，接受命令的從動器件將SDA線置于“L”，并發出接受命令這一確認應答。這樣以9個時鐘周期為單位進行命令交換。
圖7為用于以字節為單位將數據從主器件寫入從動器件的字節寫入順序。在最初主器件發出啟動狀態。接著，為從多個從動器件選擇要寫入數據的從動器件，用7個時鐘周期發送從地址，在8個時鐘周期發送寫入命令碼“L”。從動器件一旦確認自身被選中，就輸出確認應答(acknowledge)。
接受該確認應答的主器件發出從動器件的8位寫入地址。從動器件一旦確認寫入地址，就輸出確認應答。接受該確認應答的主器件再發送8位寫入數據。從動器件一旦確認寫入數據就輸出確認應答。在最后接受確認應答的主器件通過發送停止狀態，在從動器件中開始數據寫入動作。
圖8是用于主器件以字節為單位，從從動器件讀取數據的當前地址讀取順序。在最初主器件發送啟動狀態。接著，為從多個從動器件選擇要讀出數據的從動器件，用7個時鐘周期發送從地址，在第8個時鐘周期發送讀取命令碼“H”。從動器件一旦確認自身被選中，就輸出確認應答。
輸出該確認應答后，從動器件輸出自身保持的當前地址的8位讀出數據。之后，主器件不輸出確認應答而通過發送停止狀態，從動器件讀取動作結束。
圖9是用于以頁為單位從主器件向從動器件寫入數據的頁寫入順序。在最初主器件發出啟動狀態。接著，為從多個從動器件選擇要寫入數據的從動器件，用7個時鐘周期發送從地址，在第8個時鐘周期發送寫入命令碼“L”。從動器件一旦確認自身被選中，就輸出確認應答。
接受該確認應答的主器件發出從動器件的8位寫入地址。從動器件一旦確認寫入地址，就輸出確認應答。接受該確認應答的主器件再發送8位寫入數據。從動器件一旦確認寫入數據就輸出確認應答。接著，主器件發送與下一個字地址相當的8位寫入數據，從動器件輸出確認應答。之后，連續反復進行由主器件發送8位寫入數據、和由從動器件輸出確認應答，將最大頁尺寸的寫入數據發送至從動器件。最后，主器件通過發送停止狀態，在從動器件上開始相當于頁尺寸的數據寫入動作。
圖10是用于主器件從從動器件讀取多個字節數據的序列讀取順序。最初主器件發送啟動狀態。接著，為從多個從動器件選擇要讀出數據的從動器件，用7個時鐘周期發送從地址，在第8個時鐘周期發送讀取命令碼“H”。從動器件一旦確認自身被選中，就輸出確認應答。
輸出該確認應答后，從動器件發出自身保持的當前地址8位讀出數據。之后，一旦主器件輸出確認應答，從動器件便輸出下一字地址的8位讀出數據，主器件輸出確認應答。之后，連續反復進行由從動器件輸出8位讀出數據、和由主器件發送確認應答。此時，如從動器件的存儲器地址計數器一旦到達最終字地址，則在開頭存儲器地址滾動溢出。最后，主器件不發送確認應答，通過發送停止狀態，結束從動器件的多個器件的數據順序讀取動作。
近年，配置有多個電子部件模塊的應用領域日益擴大。圖11是表示現有的CCD照相機用模塊構成框圖。照相機用模塊由CCD10、和將從CCD10輸出的模擬圖像信號轉換成數字信號的A/D轉換電路11、以及將從A/D轉換電路11輸出的數字圖像信號進行圖像信號處理的DSP12構成。CPU13及數據存儲器14等通過I2C總線，與該照相機用模塊DSP相連接。在數據存儲器14中，存儲DSP控制用程序及照相機調整數據(例如包含CCD10的白色平衡特性、機械快門的離散修正數據等)。
通過電源投入或CCD10動作開始開關等，CPU13作為主器件動作，通過I2C總線從從動器件的數據存儲器14讀出DSP控制用程序及照相機調整數據(例如包含白色平衡特性等)。接著，CPU13作為主器件動作，通過I2C總線將這些DSP控制用程序及照相機調整數據寫入從動器件的DSP12。由此，使DSP12成為可進行所定的圖像信號處理或照相機調整(例如白色平衡修正、機械快門的離散修正)。
圖12是表示作為I2C總線對應的從動器件功能的數據存儲器14的構成框圖。SCL端子是串行時鐘輸入端子，連接于輸入緩沖器20，在SCL時鐘輸入信號的上升沿、下降沿進行信號處理。SDA端子用于進行雙向串行數據傳送，連接于由輸入端子和開路漏極輸出端子構成的I/O緩沖器21。狀態確認應答檢測電路22接受來自輸入緩沖器20及I/O緩沖器21的輸出信號，并進行開始/停止狀態的檢測及確認應答(ACK)的檢測。串行控制電路23接受由狀態·確認應答檢測電路22輸出的開始/停止狀態檢測信號、確認應答(ACK)檢測信號、及來自I/O緩沖器21的輸出信號。串行控制電路23根據輸入的信號，進行或使確認應答輸出到I/O緩沖器21，或將數據寫入非易失存儲器，或從非易失存儲器讀出數據的控制。當從非易失存儲器讀出數據時，串行控制電路23將讀出的數據輸出到I/O緩沖器21。
但是，在上述現有技術中，因為數據存儲器只能作為從動器件功能，故當要將存儲在數據存儲器的數據傳送到其他器件時，需要在外部作為主器件功能的CPU等，產生不能減少構成模塊的部件個數的問題。

發明內容
在此，本發明鑒于上述現有技術的問題，其目的在于提供一種有利于減少構成模塊的部件個數的數據傳送存儲器。
本發明是通過I2C總線進行向從動器件傳送數據的數據傳送存儲器，其特征在于，具有存儲從動器件信息的非易失性存儲器；控制上述非易失性存儲器的寫入及讀出的串行控制電路；根據傳送開始指令產生基準時鐘的主時鐘發生器電路；與上述基準時鐘同步，命令上述串行控制電路進行上述非易失性存儲器讀出的主傳送序列發送器電路。
本發明還可具有一旦檢出電源投入便將上述傳送開始指令傳向主時鐘發生器電路發出指令的電源投入檢測電路。
根據本發明可減少構成模塊的部件個數。


圖1是表示本發明實施方式涉及的模塊構成的框圖。
圖2是表示本發明實施方式涉及的數據傳送存儲器構成的框圖。
圖3是存儲在本發明數據傳送存儲器內非易失性存儲器中的數據存儲狀態的一例。
圖4是本發明實施方式涉及的模塊的數據傳送步驟的一例。
圖5是存儲在本發明數據傳送存儲器內非易失性存儲器中的數據存儲狀態的另一示例的圖。
圖6是說明I2C總線動作的圖。
圖7是說明I2C總線的字節寫入順序的圖。
圖8是說明I2C總線的當前地址讀順序的圖。
圖9是說明I2C總線頁寫入順序的圖。
圖10是說明I2C總線時序讀順序的圖。
圖11是表示現有模塊構成的框圖。
圖12是表示現有數據存儲器構成的框圖。圖中10-CCD 11—A/D轉換電路 12—DSP 14—數據存儲器34—數據傳送存儲器 20、40—輸入緩沖器 21、41—I/O緩沖器22、42—狀態·確認應答檢測電路 23、43—串行控制電路24、44—非易失性存儲器 45—電源投入檢測電路46—主控制器電路 47—主時鐘發生電路 48—主傳送順序發生器具體實施方式
圖1是表示本發明實施方式的CCD照相機用模塊構成的框圖。照相機用模塊由CCD10、A/D轉換電路11及DSP12構成。這些與圖11所示的現有照相機用模塊相同。在本實施方式中，通過I2C總線連接數據傳送存儲器34。在數據傳送存儲器34中，存儲DSP控制用程序及照相機調整數據(例如包含CCD10的白色平衡特性、機械快門的離散修正數據等)等。
根據電源的投入或CCD10的動作開始開關等，數據傳送存儲器34作為主器件動作，通過I2C總線將DSP控制用程序及照相機調整數據(例如白色平衡特性)等寫入從動器件DSP12。由此，使DSP12成為可進行所定的圖像信號處理和照相機調整(例如白色平衡修正、機械快門的離散修正數據)。
圖2是表示數據傳送存儲器34的構成的框圖。SCL端子是串行時鐘輸入端子，連接于輸入緩沖器40，在SCL時鐘輸入信號的上升沿、下降沿進行信號處理。SDA端子是用于進行雙向串行數據傳送的，連接于由輸入端子和開路漏極輸出端子構成的I/O緩沖器41。狀態·確認應答檢測電路42接受來自輸入緩沖器40及I/O緩沖器41的輸出信號，并進行開始/停止狀態的檢測及確認應答(ACK)的檢測。串行控制電路43接受由狀態·確認應答檢測電路42輸出的開始/停止狀態檢測信號、確認應答(ACK)檢測信號、及來自I/O緩沖器41的輸出信號。串行控制電路43根據輸入的信號，進行或將確認應答輸出到I/O緩沖器41，或將數據寫入非易失存儲器，或從非易失存儲器讀出數據的控制。當從非易失存儲器讀出數據時，串行控制電路43將讀出的數據輸出到I/O緩沖器41。
再者，數據傳送存儲器34具備檢測電源投入的電源投入檢測電路45，電源投入檢測電路45連接于主控制器電路46。如電源投入檢測信號從電源投入檢測電路45輸入主控制器電路46，則主控制器電路46將開始傳送指令向主時鐘發生電路47發出指令。
再者，主控制器電路46也連接于狀態·確認應答檢測電路42。主控制器電路46，即使從狀態·確認應答檢測電路42輸入沒有收到來自從動器件的確認應答及信號，也將開始傳送指令向主時鐘發生電路47發出指令。此時，數據傳送存儲器34從頭開始重新傳送數據，實行所謂的重送。
主時鐘發生電路47如輸入開始傳送指令，則發出命令，產生基準時鐘并向SCL線輸出時鐘信號，同時，在主傳送序列發生器48執行傳送順序。即使在現有非易失性存儲器24中，由于為了寫入數據必需定時控制，故具有時鐘發生電路，在本實施方式中主時鐘發生電路47以借用現有時鐘電路大部分的形式，包含用于產生基準時鐘的電路。接收來自該主時鐘發生電路47的傳送順序執行命令，主傳送順序發生器48在SCL線從“H”變為“L”，將啟動狀態發送至I2C總線。而主傳送順序發生器電路48通過串行控制電路43讀出存儲在非易失性存儲器44中的數據，串行控制電路43使將讀出的數據通過I/O緩沖器41與基準時鐘同步發送到SDA線。再者，主傳送序列發生器電路48在SCL線呈“H”時將SDA線從“L”變為“H”，將停止狀態發送至I2C總線。
圖3是存儲在本實施方式涉及的非易失性存儲器44的數據存儲狀態的一例。非易失性存儲器44的各地址可分別存儲8位的數據，以附加讀出/寫入命令碼的從地址、字地址、傳送數據這3個數據為基本單位，每3個地址進行存儲。這些數據是數據傳送存儲器34作為從動器件通過I2C總線從外部主器件被預先寫入的。從地址是將寫入命令碼“L”的1位附加到從地址7位而形成的。這樣，非易失性存儲器44將從地址和字地址作為從動器件信息存儲。
圖4是本實施方式涉及的模塊數據傳送步驟的一例。其根據在圖7中說明的I2C總線字節寫入順序進行數據傳送。此時，在非易失性存儲器44中，以圖3所示的狀態存儲數據。
首先，在步驟S1，電源投入檢測電路45一旦檢測出電源投入，就將電源投入檢測信號輸入到主控制器電路46。
在步驟S2，主控制器電路46將重送次數Try置為初始值0，同時進行重送次數上限Trymax及傳送次數上限值Fwmax的設定。所謂傳送次數上限值Fwmax相當于圖3所示的Z，是數據傳送存儲器34傳送的傳送數據字節數。這些上限值作為固定值可以預先設定于主控制器電路46，或預先存儲于除非易失性存儲器44外另外設置的非易失性存儲器(未圖示)和非易失性存儲器44確定的區域(最終地址等)，主控制器電路46也可以讀出其值。
在步驟S3，主控制器電路46在判斷重送次數Try是否在重送次數上限Trymax以下。當重送次數Try在重送次數上限Trymax以下時，轉移至步驟S4，非上述情況下，則中止數據傳送。
在步驟S4，主控制器電路46將傳送次數FW置于初始值0的同時，將表示非易失性存儲器44地址的m置于初始值0。這些初始值被送至主傳送順序發生器48，主控制器電路46向主時鐘發生器47發出指令開始傳送指令。
在步驟S5，主時鐘發生電路47在產生基準時鐘并將時鐘信號輸出到SCL線的同時，向主傳送順序發生器電路48發出命令使之執行傳送順序。主傳送序列發生器48當SCL線呈“H”時，使SDA線從“H”變為“L”，將啟動狀態發送到I2C總線。
在步驟S6，主傳送順序發生器電路48通過串行控制電路43讀出存儲在非易失性存儲器44的地址m(＝0)的8位從地址及寫入命令碼，串行控制電路43將讀出的數據每1位通過I/O緩沖器41與基準時鐘同步發送到SDA線。
在步驟S7，狀態·確認應答檢測電路42與下一個基準時鐘同步檢測是否從從動器件輸出確認應答。當檢測到確認應答時，轉移到步驟S8，當未能檢測到時，轉移到步驟18。
在步驟S8，在表示非易失性存儲器44地址的m上加1。
在步驟S9，主傳送順序發生器電路48通過串行控制電路43讀出存儲在非易失性存儲器44的地址m(＝1)的8位字地址，串行控制電路43將讀出的數據每1位通過I/O緩沖器41與基準時鐘同步發送到SDA線。
在步驟S10，狀態·確認應答檢測電路42與下一個基準時鐘同步檢測是否從從動器件輸出確認應答。當檢測到確認應答時，轉移到步驟S11，當未能檢測到時，轉移到步驟18。
在步驟S11，在表示非易失性存儲器44地址的m上加1。
在步驟S12，主傳送順序發生器電路48通過串行控制電路43讀出存儲在非易失性存儲器44的地址m(＝2)的8位傳送數據，串行控制電路43將讀出的數據每1位通過I/O緩沖器41與基準時鐘同步發送到SDA線。
在步驟S13，狀態·確認應答檢測電路42與下一個基準時鐘同步檢測是否從從動器件輸出確認應答。當檢測到確認應答時，轉移到步驟S14，當未能檢測到時，轉移到步驟18。
在步驟S14，在表示非易失性存儲器44地址的m上加1。
在步驟S15，主傳送順序發生器電路48當SCL線呈“H”時使SDA線從“L”變為“H”，將停止狀態發送到I2C總線。
在步驟S16，對傳送次數FW加1。
在步驟S17，主控制器電路46判斷傳送次數FW是否未滿傳送次數上限值FWmax。當傳送次數FW未滿傳送次數上限值FWmax時，轉移至步驟S5，根據后面的加法計算地址m，以附加了寫入命令碼的從地址、字地址、傳送數據這3個數據為基本單位，數據傳送存儲器34通過I2C，將傳送數據依次傳送到從動器件。而且，當傳送次數FW傳送次數上限值FWmax以上時，由于傳送數據都被傳送到從動器件，數據傳送存儲器34結束數據傳送。
假如，在這些步驟中未能檢測到確認應答時，則轉移到步驟S18，故在步驟18對重送次數Try加1。之后，轉移到步驟S3。在步驟S3，主控制器電路46判斷重送次數Try是否在重送次數上限值Trymax以下。當重送次數Try在重送次數上限Trymax以下時，再次從頭開始傳送數據，非上述情況，中止數據傳送。
圖5是存儲在本實施方式涉及的非易失性存儲器44的數據存儲狀態的另一示例的圖。非易失性存儲器44的各地址可分別存儲8位的數據，以附加了讀出/寫入命令碼的從地址、字地址及X字節數據的(X+2)數據為基準單位，存儲在每個(X+2)地址中。這些數據，數據傳送存儲器34作為從動器件，通過I2C總線由外部的主器件被預先寫入，附加了從地址的讀出/寫入命令碼成為寫入命令碼“L”。此時，數據傳送存儲器34按照圖9所示的I2C總線的頁寫入順序進行數據傳送，而此時的數據傳送步驟基本上與圖4相同。但是，傳送次數FW與圖5所示的Z相當，表示數據傳送存儲器34傳送的傳送數據頁數，傳送次數上限值FWmax表示其上限值。再者，步驟S11后，將步驟S12～S14反復執行X次。
如上所述，在本發明的數據傳送存儲器中作為主器件功能，當將存儲在數據傳送存儲器的傳送數據傳送到其他器件時，不需要在外部作為主器件功能的CPU等，故可以減少構成模塊的部件個數。而且，以電源投入等為契機，用單模塊可對DSP進行DSP控制用程序及照相機調整數據的傳送(初始化)。此時，在非易失性存儲器中，現有為了寫入數據必需計時控制，故具有時鐘發生電路，在本發明的數據傳送存儲器中主時鐘發生電路47以借用現有時鐘電路的大部分的形式，也可以包含用于產生基準時鐘的電路，故可將數據傳送存儲器的電路規模、芯片尺寸的增大抑制在最小限。
另外，在上述本發明的實施方式中，傳送開始指令以根據電源投入檢測電路45的電源投入檢測為契機而產生，但并不限于此，在構成上也可根據來自外部的命令產生。在這種情況下，即使沒有電源投入檢測電路45也是可能的。
再者，在上述本發明的本實施方式中，如圖3或圖5所示，存儲在非易失性存儲器44的數據存儲狀態，可以使對數據的每個基本單位改變從地址，但當然也可能設為相同從地址。
再者，當數據傳送存儲器傳送的傳送數據的從動器件的從地址被預先確定時，主傳送順序發生器電路48從非易失性存儲器44每次讀出從地址，并不輸出到SDA端子，首先，從非易失性存儲器44或其他從非易失性存儲器讀出從地址并存儲到寄存器等，在構成上也可以將存儲到該寄存器等的從地址每次輸出到SDA端子。而且，即使對于數據傳送存儲器傳送的傳送數據的從動器件的字地址，例如在預定每加1的情況下，主傳送順序發生器電路48從非易失性存儲器44讀出字地址并不輸出到SDA端子，也可以構成為每將字地址加1并更新，直接輸出到字節SDA端子。這樣，因可以僅傳送存儲在非易失性存儲器44的存儲器空間數據的傳送數據，故可以有效利用存儲器空間。
權利要求
1.一種數據傳送存儲器，是通過I2C總線進行向從動器件進行數據傳送的數據傳送存儲器，其特征在于，具備存儲從動器件信息的非易失性存儲器；控制上述非易失性存儲器的寫入及讀出的串行控制電路；根據傳送開始指令產生基準時鐘的主時鐘發生器電路；以及與上述基準時鐘同步，命令從上述非易失性存儲器的讀出數據到上述串行控制電路的主傳送順序發送器電路。
2.根據權利要求1所述的數據傳送存儲器，其特征在于，具備一旦檢出電源投入，便將上述傳送開始指令傳向主時鐘發生器電路指令的電源投入檢測電路。
3.根據權利要求2所述的數據傳送存儲器，其特征在于，上述非易失性存儲器按照所定的格式存儲向上述從動器件傳送的傳送數據。
4.一種模塊，是一種具備從動器件、和通過I2C總線進行向上述從動器件傳送數據的數據傳送存儲器的模塊，其特征在于，上述數據傳送存儲器，包含存儲從動器件信息的非易失性存儲器；控制上述非易失性存儲器的寫入及讀出的串行控制電路；根據傳送開始指令產生基準時鐘的主時鐘發生器電路；與上述基準時鐘同步，命令從上述非易失性存儲器的讀出數據到上述串行控制電路的主傳順送序發送器電路，其中上述非易失性存儲器將對上述從動器件的動作必要的信息作為傳送數據按照所定的格式存儲；上述數據傳送存儲器根據上述傳送開始指令，將上述傳送數據傳送到從動器件。
5.根據權利要求4所述的模塊，其特征在于，上述數據傳送存儲器具備一旦檢出電源投入便將上述傳送開始指令傳向主時鐘發生器電路指令的電源投入檢測電路，上述數據傳送存儲器根據電源投入，將上述傳送數據傳送到從動器件。
全文摘要
本發明的目的是提供一種對于消減構成模塊的元件個數有效的數據傳送存儲器。一旦從電源投入檢測信號被電源投入檢測電路(45)輸入到主控制電路(46)便將控制傳送指令輸入到主時鐘發生電路(47)。據此，主時鐘發生電路(47)產生基準時鐘并將時鐘信號提供給SCL線的同時，在主傳送序列發生器電路(48)執行傳送順序。主傳送序列發生器電路(48)在SDA線進行發送開始狀態、通過發送存儲在串行控制電路(43)中的非易失性存儲器(44)的數據、及發送停止狀態與基準時鐘同步。
文檔編號G06F12/00GK1664797SQ20051000905
公開日2005年9月7日 申請日期2005年2月17日 優先權日2004年3月2日
發明者野田篤 申請人:三洋電機株式會社