專利名稱：：Ic電路驗證平臺的制作方法
技術領域：
：本發明是一種IC電路驗證平臺，其是針對集成電路設計的驗證做出一個簡易測試并操作方便的平臺，以期為使驗證流程更具便利、迅速與準確性。
背景技術：
：數字邏輯對全人類而言十分重要，其基本單位是所謂的位(bit)，也就是由″0″與″1″所構成的應用技術。除了直接繪制電路圖Schematic之外，也有直接以語言實現電路的方式，這種語言即稱為硬件描述語言(HDL，HardwareDescripitionLanguage)。當然對于功能復雜的數字電路實現而言，繪制電路的過程是相當費時的，這就是硬件描述語言(HDL)出頭之日了，其中最為人注目的二個語言，其一是VERILOG的HDL，其二為VHDL。然而目前使用HDL語言來設計邏輯電路時，FPGA(FieldProgrammableGateArray)與CPLD(ComplexProgrammableLogicDevice)組件可以說是提供最佳的驗證方法。FPGA是在一顆超大規模集成電路，超大規模集成電路(通常是84腳或更大的IC包裝)中，均勻配置了一大堆的可程序邏輯單元(稱之為CLB)。每個CLB都擁有基本的組合邏輯跟順序邏輯，而在CLB和CLB之間也均勻配置了一大串的可程序配線(Routing)，控制這些配線就可將一個個單獨的CLB整合成完整而復雜的大型電路；最后再利用分布于外圍的可程序輸入輸出阜(稱之為IOB)，提供FPGA和外部電路的界面關系。最特別的是，FPGA組件中的邏輯單元(CLB)、輸出輸入阜(IOB)和配線(Routing)不但都是可程序化，還是RAM型的可程序結構。所以FPGA中的邏輯電路不但是可程序的，還可以像讀寫RAM一樣的隨時加載并更新設計，就像是一個計算機輔助配線的面包板一樣方便，只是理論上由于接腳個數上的限制，可程序邏輯電路的起始設定程序稍慢了些，比較像SerialRAM一樣，必須用串行訊號來控制讀寫的動作。但是跟以往直接用邏輯閘辛苦兜出同樣功能的電路工作比起來，實在方便多了。如圖1所示，其中關鍵設備是一個PGA控制模塊，內含三顆Xilinx的FPGA組件XCS05和其可程序加載接口。利用個人計算機提供的打印機接口和個人計算機聯機，所以可以由個人計算機來發展VHDL程序，在編輯完畢后再加載FPGA組件中。另外在FPGA組件加載并開始工作后，個人計算機還是可以透過打印機接口進行FPGA組件的參數設定和監控工作。就操作的FPGA模塊來說，每個FPGA芯片都面對了一組PRT界面和兩組I/O接口。其中PRT界面是微電腦間的通訊接口，可以規劃成類似總線(BUS)的資料溝通管道，而每組I/O包括了16位的可程序輸入輸出端，可以在FPGA組件內預作規劃而控制不同的目標，每組I/O接口可根據需求而連接不同的模塊，且個模塊都具有相同的16位I/O接口。如臺灣專利公告第563043號中所述(配合圖2及圖3)，其第一觀點中，其一種復合集成電路設計的驗證方法包含下列步驟連接一可場程序規劃的閘極數組(FPGA)于一事件測試器；根據EDA環境下所產生的設計資料透過該事件測試器在線上程序規劃該FPGA而在該FPGA中建立一集成電路等效物于所打算的績體電路；藉該事件測試器施加該集成電路設計資料所產生的測式向量于該FPGA及評估該FPGA的響應輸出；偵測該響應輸出中的誤差及藉修正該FPGA的線上程序規劃來校正設計誤差；以及重復該誤差偵測及設計校正步驟，直到獲得無誤差的設計資料于該事件測試器中為止。較佳地，該發明的該方法進一步地包含接收該設計資料及轉換該設計資料以用于該FPGA的線上程序規劃的步驟；透過該事件測試器的該FPGA的線上程序規劃的步驟包含透過該事件測式器之一控制總線傳輸程序規劃的資料到該FPGA的步驟。較佳地，在該發明中，施加該等測試向量的步驟包含透過該事件測試器運轉在EDA環境下產生的測試平臺及用于所打算的集成電路所制備的應用軟件于該FPGA之上的步驟。該發明的方法進一步地包含透過在該EDA環境下所產生之一測試平臺抽取事件資料的步驟，以及安裝所抽取的事件資料于該事件測試器之中及根據所抽取的事件資料產生該測試向量而透過該事件測試器之一測試裝備具施加該等測試向量于該FPGA的步驟。在該發明的第二觀點中，復合集成電路設計的該驗證方法使用該FPGA之外的仿真器板。該方法包含下列步驟連接一仿真器板于一事件測試器；供應所打算的集成電路的設計資料于該仿真器板，使得該仿真器板仿真所打算的集成電路的功能；藉該事件測試器施加該集成電路的設計資料所產生的測試向量于該仿真器板及評估該仿真器板響應輸出；偵測該響應輸出中的誤差及藉修正供應到該仿真板的設計資料來校正設計誤差；以及重復該誤差偵測及設計校正步驟，直到獲得無誤差的設計資料于該事件測試器中為止。該發明的進一步觀點是一種復合集成電路設計的驗證設備，該設計的驗證設備是藉不同裝置建構以用于達成上述設計的驗收方法，其利用該事件測試器及該FPGA的組合或該事件測試器及該仿真器板的組合以用于高速測試圖案應用及響應評估以及設計除錯及誤差校正。根據該發明，可使用該事件測試器與FPGAs的線上程序規劃來驗證該設計以取代所使用的緩慢的EDA仿真工具。因為不使用全芯片位準仿真且并用軟件在FPGA上運轉更快，故可完成目前技術中所不可行的擴增驗證。
發明內容目前市面上亦有不少植基于FPGA的原型板，大多數的系統并無直接與PC連接，電路下載至FPGA后，所有資料的輸入得經由接線的方式傳送至FPGA，輸出則是連接至邏輯分析儀上，透過邏輯分析儀儲存并觀察電路的執行結果，由測得及觀察電路的執行結果再去修改電路，將修改完的電路再重新執行測試，但若測試程序若是有錯誤需修改，仍需重新撰寫程序無法立即修改測試程序，其依舊是利用邏輯分析儀呈現出執行結果，當然有部份原型板則是PCI接口，直接插在PCI槽，使用者藉由驅動程序發展程序與其電路溝通，進行電路的驗證工作，但驅動程序撰寫程序較麻煩，且在電路設計的早期，無法協助各小模塊做驗證的工作，而本系統在硬件部份亦可利用PCI為接口來測試電路，且我們在軟件端提供相當多的改良與創新，讓使用者可以輕易地直接透過計算機觀察電路執行后的結果，不需再另外連接一堆繁瑣的測試電路或是邏輯顯示儀，并因此達到便利且方便修改測試程序及資料的方式，大幅的減少測試及修改測試程序的時間，提高研發、測試及制程等等方面的經濟效益，在驗證結果的呈現方式、資料進一步的分析及提供使用者以更簡單及直覺的方式撰寫及修改與電路溝通的程序，且在資料的呈現方式上可依繞使用者的要求做不同方式的呈現，皆是目前鮮少工具提供。圖1為習知FPGA驗證的示意圖；圖2為臺灣專利公告第563043號的驗證設備與方法的基本架構；圖3為臺灣專利公告第563043號的實施例；圖4為本發明的基本系統流程圖；圖5為本發明的軟件平臺大體架構圖；圖6為本發明的硬件平臺大體架構圖；圖7為本發明的系統軟件流程圖；圖8為本發明的硬件驗證平臺流程圖。圖號說明10使用者端20軟件平臺30硬件平臺40數據處理系統50使用者程序(UserProgram)51應用程序(Tunnel)52波形編輯平臺(WaveformEditor)53資料儲存平臺(DataStorage)54波形顯示/比對平臺(WaveformDisplay/Checker)55接口應用軟件(InterfaceApplicationProgram)56運作系統(OperatingSystem)57轉換驅動裝置(Driver)58軟硬件接口(I/F)60軟硬件接口(I/F)61控制芯片(ControlChip)62時脈顯示系統(ClockGenSystem)63控制緩存器(ControlBuffer)64緩存器管理者&目錄表(BufferController&ContentTable)65周邊控制單元芯片(PeripheralChip)66從屬FPGA(SlaveFPGA)67多路復用器(Mux)68第一層緩存器(Level1Buffer)69第二層緩存器(Level2Buffer)具體實施方式本系統是一種適用于各類特殊應用IC(ASIC，ApplicationSpecificIntegratedCircuit)及硅智財(SIP，SiliconIntelligenceProperty)于電路設計完成后，進行functional驗證(emulation)工作時所采用的平臺。本系統如圖4所示，其包含了四個平臺；當使用者端10將所想測試的指令輸入至軟件平臺20內之后，此時軟件平臺20收到指令臺20，并將執行使用者端10所輸入的指令，且依照輸入的指令要求硬件平臺30及數據處理系統40做出該指令指示的動作，且同時將輸入及輸出所能呈現的數值傳送至數據處理系統40，然其透過硬件平臺30來裝設測試的仿真電路，令使用者端10所下的測試指示可以經由軟件平臺20傳送至硬件平臺30內的仿真電路能來測試該電路是否正確；就數據處理系統而言，當其接收到使用者端10給與軟件平臺20所下的指令要求進行處理資料及輸出輸入訊號(數值)于顯示裝置呈現。再又如圖5所示，其軟件平臺20是主要包括有以下四個大單元一使用者及硬件溝通接口21，其是為使用者指令與軟件及硬件間的溝通平臺，彼此間做一程序語言溝通；一測試修改資料接口22，其可實時性的測試硬件上所負載的FPGA仿真電路，亦可實時針對FPGA仿真電路提供修改測試資料的接口。一資料分析接口23，其將輸入輸出的訊號(數值)做一分析處理，并將資料傳送至影像呈現接口；一影像呈現接口24，其是將資料分析接口傳送的資料做一圖像化編輯處理傳送至數據處理系統內顯示裝置顯示供以使用者觀察；然針對硬件平臺30而言，如圖6所示，其硬件包括有以下四種大單元一控制芯片31，其是控制測試訊號產生、暫存區接口處理、FPGA仿真電路測試數據傳輸的整合式控制芯片；一控制緩存器32，其是整合測試資料堆棧至暫存區，并加以監控及交換處理資料；一暫存區置放裝置33，其是給予測試輸出、輸入訊號的資料交換及暫存的空間；一FPGA裝設裝置34，其供以FPGA仿真電路芯片負載的裝置，以供仿真電路測試。如圖7與圖8所示，其中如圖7所示，針對其各主組件做一解釋，I/FApplicationProgram58其功能架構在OS上，針對其上層的軟件應用程序進行管理，以及對下層的硬件板(ControlChip，SlaveFPGA，ClockGen，buffer等)進行控制。Userprogram50使用者可根據硬件電路的需求，在runtime時產生實時的數據，以提供電路仿真的使用，并接收來自硬件的實時數據，進行處理或儲存，此一功能有助于SOC(SystemonChip)中的HW/SWCo-simulation/co-verification，其實作方式可以利用DynamicLinkLibraryorClasslibrary實現，以使之可以直接與Tunnel連接。Tunnel51是一個應用程序，其功用是提供一個接口，可以在run-time時，藉由Interfaceapplicationprogram將數據傳至HW端以供仿真使用。此程序亦可提供Hostcomputer端，根據資料進行HW端時脈控制，其另一端連結使用者自行發展的程序(userprogram)來做為二者資料交換之用。Waveformchecker用來與事先準備好的資料進行比對。Waveformdisplay以波形方式顯示HWBoard回傳的資料。DataStorage53用來儲存大量上傳及回傳的資料如硬盤。WaveformEditor52以圖形化接口來編輯仿真時所須上傳至FPGA的資料(根據時脈)。再針對其流程再做一次敘述，如圖7所示，現在假設使用者將設計好的邏輯電路植入(programming)到SlaveFPGA后，使用者可藉由WaveformEditor52或使用者程序UserProgram50(經由Tunnel51也就是當使用者程序呼叫APIs時，APIs會透過操作系統所提供IPC(InterProcessCall)的方式與系統軟件建立溝通的信道。)所產生的輸入資料或已經儲存在DataStorage53內的測試資料，透過InterfaceApplicationProgram55將輸入待測試資料與硬件控制訊號放置在PC的內存，經driver57轉為I/F58(如PCIorUSB等)的資料收送格式并送至HW端；然，接口應用軟件InterfaceApplicationProgram55可將應用程序Tunnel51、波形編輯平臺WaveformEditor52、資料儲存平臺DataStorage53、波形顯示/比對平臺WaveformDisplay/Checker54四者間做一傳輸整合處理，可令使用者使用者程序UserProgram50可清楚看見測試出的波形顯示，且接口應用軟件InterfaceApplicationProgram55透過運作系統OperatingSystem56、轉換驅動裝置Driver57與軟硬件接口I/F58相互間做資料的傳遞與轉換。再將其做一適當的說明，當使用者程序呼叫APIs時，APIs會透過操作系統所提供IPC(InterProcessCall)的方式與系統軟件建立溝通的信道。IPC的實作方式依操作系統的不同而有所差異，在MS-Windows下可以采用Pipe、DDE、RPC、Sockets等方式；在Linux下則可用Semaphros、MessageQueue及Sharedmemory。透過這種方式，兩個同時在執行的程序可以互相交換所有資料，達到使用者的程序可以透過我們的驗證系統與其電路協同運作。又如圖8所示，在此先做一組件的說明，I/F為controlchip與hostcomputer之間的溝通接口，其可以是parallel接口，如PCI，PCI-X等，或serial接口，如USB，1394，Ethernet，PCIExpress(PCI-XP)，GigaEthernet等，或無線接口，如UltraWideBand，802.11x等。ControlChip是用來控制HW所有模塊(Modules)的動作，以及與Hostcomputer之間的溝通，另一方面將儲存于LevellBuffer/Level2Buffer內的資料傳回至HostComputer，或將HostComputer中的WaveformEditor，DataStorage或UserProgram所產生的資料以及SlaveFPGA的控制訊號傳至ControlBuffer內，以及clockcontroller的控制。ClockControllerSlaveFPGA的ClockSource可有三個來源分別來自ControlChip(fromI/F)，ClockGeneration以及PeripheralIC，由于ControlChip需要控制SlaveFPGA的動作，如單步執行，多步執行或斷點等，因此必需將ClockSource做適當的降頻或暫停等處置的控制。ClockGen是由HWboard所提供的時脈訊號。PeripheralIC泛指一般的周邊電路，其可具有ClockinputorClockoutput，ControlBus，DataBus等訊號，并可與SlaveFPGA相連結，另外，由于SlaveFPGA運作可能會降頻或暫停的情況，因此PeripheralIC的Clock必須受Clockcontroller所控制。ControlBuffer是ControlChip與SlaveFPGA之間的資料存取的緩存器，根據每個時脈，將訊號輸入至SlaveFPGA，為確保SlaveFPGA的工作不會因為ControlChip與Hostcomputer之間的資料傳送時而中斷，因此ControlBuffer中存有多個時脈所需的資料，以FIFO的形式送到SlaveFPGA，依實際情況，此Buffer最小size可為1，最大可至數十K到數百K級以上。BufferController&ContentTable這是關于Level1及Level2Buffers的資料的訊息。包含兩個Buffer內資料的多寡，格式是否availableforaccess，資料與時間的相關資料，在SlaveFPGA要寫入資料到Buffers中時也必須更新contentTable中的字段，而ControlChip將資料搬回HostComputer時也必須參考ContentTable中的資料并依情況加以更新。Multiplexer是用來切換的數據是要傳至Level1BufferorLevel2Buffer的電路。當Hostcomputer與Level1Buffer之間沒有數據傳輸時則multiplexer指向Level1Buffer，否則就指向Level2Buffer，其動作由ControlChip所控制。Level1Buffer為Volatile內存(如SRAM或DRAM)，其功能為儲存SlaveFPGA所需要回傳至Hostcomputer的資料，以供其系統軟件的使用，此一Buffer為hostcomputer與HW之間無數據傳輸的時候所使用一旦此Buffer的資料過多時就必須以Burst的方式一次回傳至Hostcomputer，而其內容狀態則存在Buffercontroller&contenttable之中，如此可以減少HostcomputerandHW之間的傳輸次數，以增加效率。Level2Buffer其功能與Level1Buffer相同，差別在于當HostComputer與Level1Buffer進行資料回傳的動作時，假如SlaveFPGA因為任何因素不能將其動作暫停，此時其動作與狀態必須繼續且被記錄時，其資料就會被存到Level2Buffer中，待Level1Buffer資料傳完后，且可再被寫入時，此時SlaveFPGA的資料轉存至Level1buffer這時Level2Buffer的資料才被回傳至Hostcomputer由圖8所示，依照流程圖再做一詳加的解釋，ControlChip61將收到的I/F60訊號，取出時脈訊號與時脈控制訊號送至ClockGenSystem62用以控制時脈來源與時脈動作，此時脈來源可來自ControlChip61(fromI/F60)，由HWboard所提供的時脈訊號以及PeripheralIC。控制時脈動作將時脈來源做適當的降頻或暫停等處置，以便執行SlaveFPGA66的單步執行，多步執行或斷點等的動作。ControlChip61同時將收到的待測資料與控制訊號存放在Data/ControlBuffer63內。Data/ControlBuffer63根據每個時脈，將訊號輸入至SlaveFPGA66。硬件板上亦提供周邊電路與SlaveFPGA66相連結，由于SlaveFPGA66運作可能會降頻或暫停的情況，因此PeripheralIC的Clock必須受ClockGenSystem62所控制。SlaveFPGA66所產生的輸出訊號，根據BufferControl&ContentDescriptionTable64所包含兩個Buffer內資料的多寡，格式是否availableforaccess，資料與時間的相關資料，加以判斷處理并將輸出訊號傳至level1Buffer68orlevel2Buffer69，并用Multiplexer67來切換傳送資料的路徑。在SlaveFPGA66要寫入資料到Buffers中時也必須更新Buffercontrol&contentDescriptionTable64中的字段。為避免HostcomputerandHW之間的傳輸次數過于頻繁，因此使用兩個Buffer(Level1Buffer68andLevel2Buffer69)，并以Burst的方式將Buffer內的資料回傳至Hostcomputer。當Level1Buffer的資料過多時就經由ControlChip61將資料回傳至Hostcomputer，此時SlaveFPGA26的輸出資料就會被存到level2Buffer中，待Level1Buffer68資料傳完后，BufferControl&ContentDescriptionTable64亦必須更新(由Controlchip61更新Buffercontrol&contentDescriptionTable64)，且可再被寫入時，SlaveFPGA66的資料轉存至Level1Buffer68，而Leve62Buffer69的資料則被回傳至Hostcomputer。配合上圖8的軟件驗證平臺，其資料傳回Hostcomputer后，使用者可在WaveformDisplay/Checker觀測比較SlaveFPGA輸出訊號，或經由Tunnel至使用者程序UserProgram再處理其回傳的資料。綜上所述，本發明所述的IC電路驗證平臺，不僅可達預期的實用功效外并且為前所未見的設計，已符合專利法發明的要件，于是依法具文申請之。為此，謹請貴審員詳予審查，并祈早日賜請專利，至感德便。以上已將發明作一詳細說明，惟以上所述者，僅為本發明之較佳實施例而已，當不能限定本發明實施之范圍，即凡一本發明申請專利范圍所作之均等變化與修飾等，皆應屬本發明之專利涵蓋范圍意圖保護之范疇。權利要求1.一種IC電路驗證平臺，其特征在于，其包括有一使用者端，使用者將指令輸入至軟件平臺內，以執行所下指令的程序；一軟件平臺，將執行使用者所輸入的指令，并依照輸入的指令要求硬件及數據處理系統做出該指令指示的動作，且同時將輸入及輸出數值傳送至數據處理系統；一硬件平臺，其是主要為裝設測試仿真電路，且主控制芯片接收處理軟件給予的指示要求，對仿真電路進行測試；一數據處理系統，其接收到軟件所下的指令要求進行處理資料及輸出輸入訊號的數值于顯示裝置呈現。2.如權利要求1所述的一種IC電路驗證平臺，其軟件平臺包括有以下四個單元一使用者及硬件溝通接口，其是為使用者指令與軟件及硬件間的溝通平臺，彼此間做一程序語言溝通；一測試修改資料接口，其是可實時性的測試硬件上所負載的FPGA仿真電路，亦可實時針對FPGA仿真電路提供修改測試資料的接口。一資料分析接口，其是將輸入輸出的訊號(數值)做一分析處理，并將資料傳送至影像呈現接口；一影像呈現接口，其是將資料分析接口傳送的資料做一圖像化編輯處理傳送至數據處理系統內顯示裝置顯示供以使用者觀察。3.如權利要求1所述的一種IC電路驗證平臺，其硬件包括有以下四種單元一控制芯片，其是控制測試訊號產生、暫存區接口處理、FPGA仿真電路測試數據傳輸的整合式控制芯片；一控制緩存器，其是整合測試資料堆棧至暫存區，并加以監控及交換處理資料；一暫存區置放裝置，其是給予測試輸出、輸入訊號的資料交換及暫存的空間；一FPGA裝設裝置，其供以FPGA仿真電路芯片負載的裝置，以供仿真電路測試。4.如權利要求1所述的一種IC電路驗證平臺，其數據處理系統為PC個人計算機、或大型計算機、或PDA、或手機或PDA手機。5.如權利要求2所述的一種IC電路驗證平臺，其軟件平臺可細分為一使用者程序UserProgram，其是將使用者指令透過應用程序Tunnel進行電路測試；一應用程序Tunnel，為使用者程序UserProgram軟件間的溝通接口；一波形編輯平臺WaveformEditor，是將輸入輸出訊號的數值加以編輯成波型訊號的數值；一資料儲存平臺DataStorage，是將輸入輸出訊號的數值加以暫存及儲存；一波形顯示/比對平臺WaveformDisplay/Checker，是將輸入輸出訊號的數值加以比對分析；一接口應用軟件InterfaceApplicationProgram，將待測試資料與硬件控制訊號放置在數據處理系統的內存；一運作系統OperatingSystem，掌管軟件整體運作；一轉換驅動裝置Driver，將轉為軟硬件接口I/F的資料收送格式并送至硬件端；一軟硬件接口I/F，為軟硬件溝通接口。6.如權利要求2所述的一種IC電路驗證平臺，其硬件平臺可細分為一軟硬件接口I/F，為軟硬件溝通接口；一控制芯片ControlChip，控制硬件內部整體的整合運作；一時脈顯示系統ClockGenSystem，控制時脈來源與時脈動作；一控制緩存器ControlBuffer，將收到的待測資料與控制訊號的存放處，并根據每個時脈，將訊號輸入至從屬FPGASlaveFPGA；一緩存器管理者&目錄表BufferController&ContentTable，將測試資料與時間的相關資料，加以判斷處理及更新并將輸出訊號傳至第一層緩存器Level1Bufferor第二層緩存器Level2Buffer；一周邊控制單元芯片PeripheralChip，提供測試脈波；一從屬FPGASlaveFPGA，置放仿真電路FPGA的裝置處；一多路復用器Mux，是用來切換的資料是要傳至第一層緩存器Level1Bufferor第二層緩存器Level2Buffer的電路；一第一層緩存器Level1Buffer，第一層資料存放空間；一第二層緩存器Level2Buffer，第二層資料存放空間。7.如權利要求5或6所述的一種IC電路驗證平臺，其I/F軟硬件接口為parallel接口。8.如權利要求7所述的一種IC電路驗證平臺，其parallel接口為PCI、或為PCI-X。9.如權利要求5或6所述的一種IC電路驗證平臺，其I/F軟硬件接口為serial接口。10.如權利要求9所述的一種IC電路驗證平臺，其serial接口為USB、或為1394、或為Ethernet、或PCIExpress、或GigaEthernet。11.如權利要求5或6所述的一種IC電路驗證平臺，其I/F軟硬件接口為無線接口。12.如權利要求11所述的一種IC電路驗證平臺，其無線接口是為UltraWideBand或802.11x。全文摘要本發明是一種IC電路驗證平臺，此平臺是包括有使用者端，其是為使用者將指令輸入至軟件平臺內，以執行所下指令的程序；一軟件平臺，將執行使用者所輸入的指令，并依照輸入的指令要求硬件及數據處理系統做出該指令指示的動作，且同時將輸入及輸出數值傳送至數據處理系統；一硬件平臺，其是主要為裝設測試仿真電路，且主控制芯片接收處理軟件給予的指示要求，對仿真電路進行測試；一數據處理系統，其接收到軟件所下的指令要求進行處理資料及輸出輸入訊號(數值)于顯示裝置呈現，此平臺減少觀查儀器的裝設及修改測試數據以達到便利、迅速與準確的電路設計驗證工作。文檔編號G06F17/50GK1825322SQ200510007449公開日2006年8月30日申請日期2005年2月21日優先權日2005年2月21日發明者張莉菁申請人:北瀚科技股份有限公司