專利名稱：主機(jī)板及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種主機(jī)板及其控制方法，特別是一種不受限于芯片組的固定傳輸頻率比例關(guān)系，而使內(nèi)存模塊能達(dá)到更高效能的信息傳輸頻率的主機(jī)板及其控制方法。
背景技術(shù)：
隨著計(jì)算機(jī)技術(shù)的進(jìn)步，更高時(shí)脈的內(nèi)存亦相繼被研發(fā)成功，目前市面上最被廣泛使用的內(nèi)存是所謂的DDR。DDR也就是雙倍數(shù)據(jù)傳輸(double data rate)的縮寫，這幾年來一直是PC內(nèi)存的主流標(biāo)準(zhǔn)，目前DDR的規(guī)格已達(dá)到400MHz，但另一種規(guī)格的內(nèi)存DDR2即將取代目前的DDR。DDR2的規(guī)格將以533MHz起跳，并朝向667MHz的技術(shù)邁進(jìn)，更高的時(shí)脈將可達(dá)到更高的數(shù)據(jù)傳輸效能，提高計(jì)算機(jī)的效能，同時(shí)DDR2也會(huì)更省電。根據(jù)Samsung的統(tǒng)計(jì)，533MHz時(shí)脈的DDR2的用電量不到400MHz DDR的65％。這也將節(jié)省筆記本電腦的耗電量。但是，目前市面上的主機(jī)板所采用的芯片組，皆有設(shè)定某些固定的規(guī)格比例，例如中央處理單元的規(guī)格為FSB-800則依由芯片組所設(shè)定的固定規(guī)格比例，其所對應(yīng)到的內(nèi)存規(guī)格最高為DDR2-533。
請參照圖1所示，現(xiàn)有的主機(jī)板包含有一中央處理單元11、一芯片組12、一內(nèi)存模塊13以及一時(shí)序產(chǎn)生模塊14。其由時(shí)序產(chǎn)生模塊14產(chǎn)生一時(shí)序信號CK0，分別輸入中央處理單元11及芯片組12，中央處理單元11提供一比例信息至芯片組12，比例信息I0為芯片組12原始所設(shè)定的規(guī)格比例，舉例說明，如規(guī)格比例為2∶3，則與其相對應(yīng)的中央處理單元11及內(nèi)存模塊13的規(guī)格分別可為FSB-533(CPU-bus 133MHz)以及DDR2-400(Memory-bus 200MHz)，又，規(guī)格比例若為5∶6，則與其相對應(yīng)的中央處理單元11及內(nèi)存模塊13的規(guī)格分別可為FSB-667(CPU-bus 166MHz)以及DDR2-400(Memory-bus 200MHz)。
承上所述，因芯片組皆有設(shè)定某些固定的使用規(guī)格比例，使得更高時(shí)脈的內(nèi)存模塊的效能被限制住，無法達(dá)到內(nèi)存模塊本身所設(shè)定的數(shù)據(jù)傳輸效能。因此，如何使內(nèi)存模塊能達(dá)到更高效能的信息傳輸頻率，并且不受限于芯片組所設(shè)定的固定規(guī)格比例的主機(jī)板，實(shí)乃當(dāng)前主機(jī)板的重要課題之一。
發(fā)明內(nèi)容
有鑒于上述課題，本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足與缺陷，提供一種不受限于芯片組的固定規(guī)格比例，而使內(nèi)存模塊能達(dá)到更高效能的信息傳輸頻率的主機(jī)板。
為達(dá)上述目的，本發(fā)明提供一種主機(jī)板，包含一中央處理單元、一芯片組以及一時(shí)序比例控制信號產(chǎn)生模塊。芯片組，其至少設(shè)有一鎖相回路、一中央處理單元總線回路、及一內(nèi)存模塊總線回路，其中鎖相回路分別與中央處理單元總線回路及內(nèi)存模塊總線回路電連接，且中央處理單元總線回路與中央處理單元電連接；時(shí)序比例控制信號產(chǎn)生模塊，分別電連接于中央處理單元與芯片組，其產(chǎn)生一時(shí)序比例控制信號，時(shí)序比例控制信號輸入至芯片組的鎖相回路中，鎖相回路依據(jù)時(shí)序比例控制信號重新設(shè)定中央處理單元總線回路的信息傳輸頻率與內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比。
另外本發(fā)明亦提供一種主機(jī)板控制方法，其有一中央處理單元、一芯片組至少設(shè)有一鎖相回路、一中央處理單元總線回路及一內(nèi)存模塊總線回路，包含一第一控制步驟、一時(shí)序比例信息檢知步驟以及一第二控制步驟。第一控制步驟，由中央處理單元傳送一原始比例信息至一時(shí)序比例控制信號產(chǎn)生模塊，時(shí)序比例控制信號產(chǎn)生模塊產(chǎn)生一時(shí)序比例控制信號至鎖相回路，鎖相回路依據(jù)時(shí)序比例控制信號設(shè)定中央處理單元總線回路的信息傳輸頻率與內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比；時(shí)序比例信息檢知步驟，檢知一內(nèi)存模塊的規(guī)格，以產(chǎn)生一時(shí)序比例信息輸入至?xí)r序比例控制信號產(chǎn)生模塊；第二控制步驟，由時(shí)序比例控制信號產(chǎn)生模塊依據(jù)時(shí)序比例信息產(chǎn)生另一時(shí)序比例控制信號至鎖相回路，鎖相回路依據(jù)另一時(shí)序比例控制信號重新設(shè)定中央處理單元總線回路的信息傳輸頻率與內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比。
承上所述，因依本發(fā)明的主機(jī)板，通過時(shí)序比例控制信號產(chǎn)生模塊來改變中央處理單元總線回路的信息傳輸頻率與內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比，因此可不受限于芯片組的固定規(guī)格比例，而使內(nèi)存模塊能達(dá)到更高效能的信息傳輸頻率。
圖1為顯示現(xiàn)有主機(jī)板的部分電路方塊示意圖；圖2為顯示依本發(fā)明較佳實(shí)施例的主機(jī)板的部分電路方塊示意圖；圖3為顯示依本發(fā)明較佳實(shí)施例的主機(jī)板控制方法的流程圖。
圖中符號說明11 中央處理單元12 芯片組13 內(nèi)存模塊14 時(shí)序產(chǎn)生模塊I0比例信息21 中央處理單元22 時(shí)序比例控制信號產(chǎn)生模塊23 芯片組231 鎖相回路
232 中央處理單元總線回路233 內(nèi)存模塊總線回路24 時(shí)序產(chǎn)生模塊25 內(nèi)存模塊26 基本輸出/輸入系統(tǒng)模塊I0原始比例信息I1時(shí)序比例信息S1時(shí)序比例控制信號CK0時(shí)序信號41～44主機(jī)板控制方法的流程具體實(shí)施方式
以下將參照相關(guān)附圖，說明依本發(fā)明較佳實(shí)施例的主機(jī)板，其中相同的組件將以相同的參照符號加以說明。
請參照圖2所示，本發(fā)明較佳實(shí)施例的主機(jī)板，包含一中央處理單元21、一時(shí)序比例控制信號產(chǎn)生模塊22、一芯片組23、一時(shí)序產(chǎn)生模塊24、至少一內(nèi)存模塊25以及一基本輸出/輸入系統(tǒng)模塊26。本實(shí)施例中，芯片組23為北橋芯片組，其至少設(shè)有一鎖相回路231、一中央處理單元總線回路232、及一內(nèi)存模塊總線回路233，其中鎖相回路231分別與中央處理單元總線回路232及內(nèi)存模塊總線回路233電連接，且中央處理單元總線回路232與中央處理單元21電連接。
時(shí)序比例控制信號產(chǎn)生模塊22，分別電連接于中央處理單元21與芯片組23，其產(chǎn)生一時(shí)序比例控制信號CK0，時(shí)序比例控制信號CK0輸入至芯片組23的鎖相回路231中，鎖相回路231依據(jù)時(shí)序比例控制信號CK0重新設(shè)定中央處理單元總線回路232的信息傳輸頻率與內(nèi)存模塊總線回路233的信息傳輸頻率的傳輸頻率比。
時(shí)序產(chǎn)生模塊24，其分別與中央處理單元21及芯片組23電連接，并產(chǎn)生一時(shí)序信號CK0而分別輸入至中央處理單元21及芯片組23中，在本實(shí)施例中，時(shí)序信號CK0的頻率等于中央處理單元總線回路232的信息傳輸頻率，另外，在本實(shí)施例中，內(nèi)存模塊總線回路233的信息傳輸頻率等于中央處理單元總線回路232的信息傳輸頻率與內(nèi)存模塊總線回路233的信息傳輸頻率的比值乘以時(shí)序信號CK0的頻率。
內(nèi)存模塊25，其與芯片組23的內(nèi)存模塊總線回路233電連接。
基本輸出/輸入系統(tǒng)模塊26與時(shí)序比例控制信號產(chǎn)生模塊22電連接，基本輸出/輸入系統(tǒng)模塊26輸出一時(shí)序比例信息I1至?xí)r序比例控制信號產(chǎn)生模塊22，時(shí)序比例控制信號產(chǎn)生模塊22依據(jù)時(shí)序比例信息I1產(chǎn)生時(shí)序比例控制信號S1。在本實(shí)施例中，時(shí)序比例控制信號產(chǎn)生模塊22中更包含有一比例對照表及至少一緩存器，在基本輸出/輸入系統(tǒng)模塊26輸出一時(shí)序比例信息I1至?xí)r序比例控制信號產(chǎn)生模塊22時(shí)，將時(shí)序比例信息I1由比例對照表選取所對應(yīng)的時(shí)序比例控制信號S1儲(chǔ)存于緩存器。
為使本發(fā)明的內(nèi)容更容易理解，以下將舉一實(shí)例，以說明依本發(fā)明較佳實(shí)施例的主機(jī)板控制方法的流程。
請參照圖4并結(jié)合圖2所示，依本發(fā)明較佳實(shí)施例的主機(jī)板控制方法，其中主機(jī)板包含有一中央處理單元、21一時(shí)序比例控制信號產(chǎn)生模塊22、及一芯片組23，芯片組23至少設(shè)有一鎖相回路231、一中央處理單元總線回路232及一內(nèi)存模塊總線回路233，在本實(shí)施例中，主機(jī)板的控制方法包含以下步驟由時(shí)序產(chǎn)生模塊24產(chǎn)生一時(shí)序信號CK0，分別輸入中央處理單元21及芯片組23，在本實(shí)施例中，時(shí)序信號CK0為166MHz的信號，再由中央處理單元21傳送一原始比例信息I0至一時(shí)序比例控制信號產(chǎn)生模塊22，以使時(shí)序比例控制信號產(chǎn)生模塊22產(chǎn)生一時(shí)序比例控制信號S1，在本實(shí)施例中，原始比例信息I0為一5∶6的信號；將時(shí)序比例控制信號S1輸入至鎖相回路231中，以使鎖相回路231依據(jù)時(shí)序比例控制信號S1設(shè)定中央處理單元總線回路232的信息傳輸頻率與內(nèi)存模塊總線回路233的信息傳輸頻率的傳輸頻率比，在本實(shí)施例中，中央處理單元總線回路232的信息傳輸頻率與內(nèi)存模塊總線回路233的信息傳輸頻率的傳輸頻率比的比值即為5∶6，此時(shí)中央處理單元21接收到166MHz的信號，因此依照比例其相對應(yīng)的內(nèi)存模塊25為200MHz的信號，在本實(shí)施例中，內(nèi)存模塊25為DDR2規(guī)格的內(nèi)存模塊，因此內(nèi)存模塊25為DDR2-400的規(guī)格，接著，產(chǎn)生一時(shí)序比例信息I1，在本實(shí)施例中，時(shí)序比例信息I1為2∶3的信息，其由基本輸出/輸入系統(tǒng)模塊26輸入至?xí)r序比例控制信號產(chǎn)生模塊22，以使時(shí)序比例控制信號產(chǎn)生模塊22依據(jù)時(shí)序比例信息I1產(chǎn)生另一時(shí)序比例控制信號S1，接著，將另一時(shí)序比例控制信號S1輸入至鎖相回路231中，以使鎖相回路231依據(jù)該另一時(shí)序比例控制信號S，重新設(shè)定中央處理單元總線回路232的信息傳輸頻率與內(nèi)存模塊總線回路233的信息傳輸頻率的傳輸頻率比，在本實(shí)施例中，此時(shí)的中央處理單元總線回路232的信息傳輸頻率與內(nèi)存模塊總線回路233的信息傳輸頻率的傳輸頻率比的比值即為2∶3，但此時(shí)中央處理單元21仍接收到166MHz，因此依照比例其相對應(yīng)的內(nèi)存模塊24為250MHz的信號，因內(nèi)存模塊25為DDR2規(guī)格的內(nèi)存模塊，因此內(nèi)存模塊25可為DDR2-500的規(guī)格，可在中央處理單元21工作在標(biāo)準(zhǔn)頻率情形下，使內(nèi)存超過DDR2-400的工作規(guī)格。
綜上所述，因本發(fā)明的主機(jī)板通過時(shí)序比例控制信號產(chǎn)生模塊來改變中央處理單元總線回路的信息傳輸頻率與內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比，因此可不受限于芯片組的固定規(guī)格比例，而使內(nèi)存模塊能達(dá)到更高效能的信息傳輸頻率。
以上所述僅為舉例性，而非為限制性。任何未脫離本發(fā)明的精神與范疇，而對其進(jìn)行的等效修改或變更，均應(yīng)包含于權(quán)利要求書的范圍中。
權(quán)利要求
1.一種主機(jī)板，其特征在于，包含一中央處理單元；一芯片組，其至少設(shè)有一鎖相回路、一中央處理單元總線回路、及一內(nèi)存模塊總線回路，其中該鎖相回路分別與該中央處理單元總線回路及該內(nèi)存模塊總線回路電連接，且該中央處理單元總線回路與該中央處理單元電連接；以及一時(shí)序比例控制信號產(chǎn)生模塊，分別電連接于該中央處理單元與該芯片組，其產(chǎn)生一時(shí)序比例控制信號，該時(shí)序比例控制信號輸入至該芯片組的鎖相回路中，該鎖相回路依據(jù)該時(shí)序比例控制信號重新設(shè)定該中央處理單元總線回路的信息傳輸頻率與該內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比。
2.如權(quán)利要求1所述的主機(jī)板，其中，該主機(jī)板更包含一時(shí)序產(chǎn)生模塊，其分別與該中央處理單元及該芯片組電連接，并產(chǎn)生一時(shí)序信號而分別輸入至該中央處理單元及該芯片組中。
3.如權(quán)利要求2所述的主機(jī)板，其中，該時(shí)序信號的頻率等于該中央處理單元總線回路的信息傳輸頻率。
4.如權(quán)利要求2所述的主機(jī)板，其中，該內(nèi)存模塊總線回路的信息傳輸頻率等于該中央處理單元總線回路的信息傳輸頻率與該內(nèi)存模塊總線回路的信息傳輸頻率的比值乘以該時(shí)序信號的頻率。
5.如權(quán)利要求1所述的主機(jī)板，其中，該主機(jī)板更包含至少一內(nèi)存模塊，其與該芯片組的該內(nèi)存模塊總線回路電連接。
6.如權(quán)利要求5所述的主機(jī)板，其中，該內(nèi)存模塊為DDR2規(guī)格的內(nèi)存模塊。
7.如權(quán)利要求1所述的主機(jī)板，其中，更包含一基本輸出/輸入系統(tǒng)模塊，該基本輸出/輸入系統(tǒng)模塊與該時(shí)序比例控制信號產(chǎn)生模塊電連接，該基本輸出/輸入系統(tǒng)模塊輸出一時(shí)序比例信息至該時(shí)序比例控制信號產(chǎn)生模塊，該時(shí)序比例控制信號產(chǎn)生模塊依據(jù)該時(shí)序比例信息產(chǎn)生該時(shí)序比例控制信號。
8.如權(quán)利要求1所述的主機(jī)板，其中，該芯片組為北橋芯片組。
9.一種主機(jī)板的控制方法，其中該主機(jī)板包含有一中央處理單元、一時(shí)序比例控制信號產(chǎn)生模塊、及一芯片組，該芯片組至少設(shè)有一鎖相回路、一中央處理單元總線回路及一內(nèi)存模塊總線回路，其特征在于，該主機(jī)板的控制方法包含以下步驟由該中央處理單元傳送一原始比例信息至一時(shí)序比例控制信號產(chǎn)生模塊，以使該時(shí)序比例控制信號產(chǎn)生模塊產(chǎn)生一時(shí)序比例控制信號；將該時(shí)序比例控制信號輸入至該鎖相回路中，以使該鎖相回路依據(jù)該時(shí)序比例控制信號設(shè)定該中央處理單元總線回路的信息傳輸頻率與該內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比；產(chǎn)生一時(shí)序比例信息，并將其輸入至該時(shí)序比例控制信號產(chǎn)生模塊中，以使該時(shí)序比例控制信號產(chǎn)生模塊依據(jù)該時(shí)序比例信息產(chǎn)生另一時(shí)序比例控制信號；以及將該另一時(shí)序比例控制信號輸入至該鎖相回路中，以使該鎖相回路依據(jù)該另一時(shí)序比例控制信號重新設(shè)定該中央處理單元總線回路的信息傳輸頻率與該內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比。
10.如權(quán)利要求9所述的主機(jī)板控制方法，其中，該主機(jī)板更包含有一基本輸出/輸入系統(tǒng)模塊，該時(shí)序比例信息由該基本輸出/輸入系統(tǒng)模塊輸入至該時(shí)序比例控制信號產(chǎn)生模塊。
全文摘要
本發(fā)明涉及一種主機(jī)板，包含一中央處理單元、一芯片組以及一時(shí)序比例控制信號產(chǎn)生模塊。芯片組，其至少設(shè)有一鎖相回路、一中央處理單元總線回路、及一內(nèi)存模塊總線回路，其中該鎖相回路分別與該中央處理單元總線回路及該內(nèi)存模塊總線回路電連接，且該中央處理單元總線回路與該中央處理單元電連接；時(shí)序比例控制信號產(chǎn)生模塊，分別電連接于該中央處理單元與該芯片組，其產(chǎn)生一時(shí)序比例控制信號，該時(shí)序比例控制信號輸入至該芯片組的鎖相回路中，該鎖相回路依據(jù)該時(shí)序比例控制信號重新設(shè)定該中央處理單元總線回路的信息傳輸頻率與該內(nèi)存模塊總線回路的信息傳輸頻率的傳輸頻率比。
文檔編號G06F1/00GK1707384SQ200410045288
公開日2005年12月14日 申請日期2004年6月4日 優(yōu)先權(quán)日2004年6月4日
發(fā)明者陳約志 申請人:華碩電腦股份有限公司