專利名稱：存儲器總線端接的制作方法
背景技術：
系統存儲器和存儲控制器之間的數據傳輸速率不斷提高。為了在較高傳輸速率的情況下提高信號的完整性，存儲裝置和存儲控制器包含了與存儲器總線阻抗相匹配的端接電阻，以便減少存儲器總線中的信號反射。傳統存儲控制器包含獨立的端接電阻，這些端接電阻在存儲器總線的讀取和/或空閑狀態期間與存儲器總線相連。此外，這些存儲控制器包含額外的邏輯來保持在過程、電壓和溫度上的恒定阻抗。這些存儲控制器進一步包括在存儲器寫期間把端接電阻與存儲器總線切斷的電路。這些與終端存儲器總線相關的額外的端接電阻、邏輯和電路消耗了額外的占模片區。
在此描述的本發明通過示例的方式說明，而不是局限于附圖的形式。出于說明的簡潔和清楚起見，圖中示出的元件不一定按比例繪制。例如，為了清楚起見，一些元件的尺寸相對于其他元件可能有所夸大。此外，在認為合適的地方，參考標記在圖中被重復使用以表明對應的或類似的元件。
圖1說明計算設備的一個實施例。
圖2說明圖1的計算設備的存儲控制器的一個實施例。
圖3說明圖2的存儲控制器的存儲器輸入/輸出緩沖器的一個實施例。
圖4說明圖2和3描述的存儲控制器的一個實施例的操作。
具體實施例方式
下面的說明描述了用于終端存儲器總線的技術。在下面的說明中，對眾多的特定的細節比如邏輯的實現、操作碼、確定操作數的方法、資源分割/共享/復制的實現、系統部件的類型和相互關系以及邏輯分區/集成選擇進行闡述，以便提供對本發明的更全面的了解。然而，本領域熟練的技術人員將會認識到，本發明可以不采用這些特定的細節來實行。為了不使本發明變得難懂，在其他實例中，控制結構、門級電路和全部軟件指令序列不出現在細節中。那些本領域的普通技術人員根據所包括的說明將能夠實現適當的功能，而無需過多的試驗。
說明書中提到的“一個實施例”、“一實施例”、“一個示例實施例”等等，表明所描述的實施例可以包括一個特定的部件、結構或特征，但是每個實施例不必都包括該特定的部件、結構或特征。而且，這樣的短語不必指相同的實施例。此外，當特定的部件、結構或特征與一個實施例相結合進行描述時，認為它是落于本領域熟練技術人員的知識范圍內，以便與其他實施例相結合來實現這種部件、結構或特征，而無論這些實施例是否作過明確的描述。
本發明的實施例可以用硬件、固件、軟件、或其任何組合來實現。本發明的實施例也可以通過把指令存儲在機器可讀的介質上來實現，這些指令可由一個或多個處理器讀取和執行。機器可讀介質可以包括任何用于存儲或傳送以機器(例如計算設備)可讀形式的信息的機構。例如，機器可讀介質可以包括只讀存儲器(ROM)；隨機存取存儲器(RAM)；磁盤存儲介質；光存儲介質；閃存設備；電、光、聲或其他形式的傳播信號(例如載波、紅外信號、數字信號等等)以及其他。
圖1示出了計算設備100的一個示例實施例。計算設備100可以包括一個或多個處理器102，所述處理器102經由處理器總線106與芯片組104連接。芯片組104可以包括一個或多個集成電路組件或芯片，以把處理器102與系統存儲器108以及其他設備110(例如鼠標、鍵盤、視頻控制器、硬盤、軟盤、固件等等)相連。芯片組104可以包括用于訪問處理器總線106的處理器總線接口112、用于訪問系統存儲器108的存儲控制器114、以及一個或多個用于訪問設備110的設備接口116。在其他的實施例中，處理器102可以包括全部或部分存儲控制器114。處理器總線接口112可以對處理器102發出的處理器總線事務進行解碼，并且可以產生代表存儲控制器114和/或設備接口116的處理器總線事務。設備接口116提供與設備110通信的接口，設備110經由設備總線118與芯片組104連接，設備總線118比如是外圍器件互連(PCI)總線、加速圖形接口(AGP)總線、通用串行總線(USB)、少針腳型(LPC)總線和/或其他I/O總線。
存儲控制器114可以包括一個或多個存儲器輸入/輸出(I/O)緩沖器120，以經由存儲器總線124中的存儲器總線122發送數據到系統存儲器108和從系統存儲器108接收數據。系統存儲器108可以采用不同的易失性和非易失性存儲器技術來實現，比如，舉例來說是閃存、靜態存儲器(SRAM)、動態存儲器(DRAM)、雙倍數據速率存儲器(DDR)和RAMBUS存儲器。存儲控制器114可以進一步包括寫鎖存器126和讀鎖存器128，寫鎖存器126存儲要經由存儲器I/O緩沖器120傳送到系統存儲器108的數據，讀鎖存器128存儲經由存儲器I/O緩沖器120從系統存儲器108接收的數據。存儲控制器114可以進一步包括控制邏輯130來控制鎖存器126、128和處理器總線接口112之間的數據轉移。控制邏輯130可以進一步校準存儲器I/O緩沖器120，并且可以控制鎖存器126、128與系統存儲器108之間經由存儲器I/O緩沖器120的轉移。
現在參考圖2，示出了存儲控制器114的一個實施例。如所述的，存儲控制器114的存儲器I/O緩沖器120包括一個輸入緩沖器200，該輸入緩沖器200包括一個接收器202和一個輸出緩沖器204。輸出緩沖器204和接收器202與存儲器總線終端206相連，存儲器總線終端206比如，舉例來說是存儲器總線襯墊、觸頭或針腳，用來向系統存儲器108來回轉移數據。在一個實施例中的輸入緩沖器200采用輸出緩沖器204在存儲器讀和/或空閑狀態期間端接終端206，以便接收器202可以從終端206準確接收一個數據信號，并且將所接收的數據提供給讀鎖存器128。
在一個實施例中，輸出緩沖器204包括一個可編程上拉阻抗設備208，該可編程上拉阻抗設備208連接在高電壓源VHIGH(例如1.5伏特)和終端206之間。輸出緩沖器204進一步包括一個可編程下拉阻抗設備210，該可編程下拉阻抗設備210連接在終端206和低電壓源(例如地)之間。上拉設備208包括一個阻抗控制輸入PUIMP以接收上拉控制信號，而下拉設備210包括一個阻抗控制輸入PDIMP以接收下拉控制信號。在一個實施例中，阻抗控制輸入PUIMP、PDIMP每個包含多條輸入線，以接收多位控制信號。在另一個實施例中，阻抗控制輸入PUIMP、PDIMP每個包含一條單個輸入線來接收只有兩個狀態的控制信號。在另外一個實施例中，阻抗控制輸入PUIMP、PDIMP每個包含一條單個輸入線來接收已編碼的或串行傳送的控制信號。
上拉設備208將高電壓源VHIGH與終端206斷開，以響應上拉控制信號的開斷指令。在一個實施例中，上拉設備208通過在高電壓源VHIGH和終端206之間形成一個極高的阻抗來切斷高電壓源VHIGH和終端206。此外，上拉設備208將終端206拉到高電壓源VHIGH的電壓，以響應上拉控制信號的激活命令。在一個實施例中，上拉設備208通過在高電壓源VHIGH和終端206之間形成一個上拉阻抗來上拉終端到高電壓源VHIGH，該終端206具有一個由該上拉控制信號控制的幅度。
類似地，下拉設備210將低電壓源VLOW與終端206斷開，以響應下拉控制信號的開斷指令。在一個實施例中，下拉設備210通過在低電壓源VLOW和終端206之間形成一個極高的阻抗來切斷低電壓源VLOW和終端206。此外，下拉設備210將終端206拉到低電壓源VLOW的電壓，以響應下拉控制信號的激活命令。在一個實施例中，下拉設備210通過在低電壓源VLOW和終端206之間形成一個下拉阻抗來拉終端206到低電壓源VLOW，該終端206具有一個由該下拉控制信號控制的幅度。
存儲控制器114進一步包含一個阻抗控制器212來控制上拉和下拉設備208、210的阻抗。在一個實施例中，阻抗邏輯212包含一個數據輸入D來接收數據信號，該數據信號表示待寫入系統存儲器108的數據，以及寫輸入W/RI，用來接收寫信號或讀信號，該信號表明是否需要為存儲器寫或存儲器讀配置存儲器I/O緩沖器120。阻抗控制器212還可以包含寫阻抗輸入WIMP來接收寫控制信號，該寫控制信號指示在存儲器寫期間上拉和下拉設備208、210的可編程阻抗。阻抗控制邏輯212也可以包含一個讀阻抗輸入RIMP來接收讀控制信號，該讀控制信號指示在存儲器讀或空閑狀態期間上拉和下拉設備208、210的可編程阻抗。
阻抗控制器212可以進一步包含一個與上拉設備208的阻抗控制輸入PUIMP相連的上拉控制輸出PUCTL。在一個實施例中，阻抗控制器212在上拉控制輸出PUCTL上產生一個上拉控制信號，該上拉控制信號取決于數據信號、寫信號、寫控制信號和它的數據輸入D接收的讀控制信號、寫輸入W/RI、寫阻抗輸入WIMP和讀阻抗輸入RIMP。阻抗控制器212還可以包含一個與下拉設備210的阻抗控制輸入PDIMP相連的下拉控制輸出PDCTL。在一個實施例中，阻抗控制器212在下拉控制輸出PDCTL上產生一個下拉控制信號，該下拉控制信號取決于數據信號、寫信號、寫控制信號和它的數據輸入D接收的讀控制信號、寫輸入W/RI、寫阻抗輸入WIMP和讀阻抗輸入RIMP。
存儲控制器114的控制邏輯130可以包含一個阻抗校準元件214，以經由它的讀控制輸出RCTL和它的寫控制輸出WCTL向阻抗控制器212提供讀控制信號和寫控制信號。阻抗校準元件214可以包含一個或多個環境輸入EIN來接收一個或多個環境參數，阻抗校準元件214可以通過這些環境參數來調整讀控制信號和寫控制信號。阻抗校準元件214可以利用不同的技術，根據環境輸入EIN的環境信號來調整讀控制信號和寫控制信號。例如，在一個實施例中，阻抗校準元件214可以從傳感器、配置寄存器或其他設備接收溫度信號、電壓信號和/或硅處理信號，并且可以根據所接收的信號調整讀和寫控制信號。
在另一個實施例中，阻抗校準元件214可以接收作為校準電阻RCOMP以及與環境輸入EIN相連的參考電壓VREF的結果的信號。阻抗校準元件214可以通過有選擇地導通阻抗校準元件214的晶體管，直到獲得校準電阻RCOMP和參考電壓VREF之間的預定關系，來獲得上拉校準值和下拉校準值。參閱1999年12月23日提交的、用于實現阻抗校準元件214的美國6347850“Programmable Buffer Circuit(可編程緩沖器電路)”，該阻抗校準元件214根據校準電阻RCOMP的有效電阻值和參考電壓VSWING，獲得上拉校準值和下拉校準值。然而，應該認識到，其他已知的校準技術可以用來補償過程、電壓和/或溫度變化。
阻抗校準元件214可以進一步包含一個控制值的校準表216，根據該表，阻抗校準元件214可以生成寫控制信號和讀控制信號。阻抗校準元件214可以采用來自環境輸入EIN的參數信號的索引值對校準表216作索引，來接收說明過程、電壓和/或溫度變化的控制值。在一個實施例中，校準表216含有寫上拉值和讀上拉值，它們被索引到來自校準電阻RCOMP和電壓參考VREF的上拉校準值。此外，校準表216包含寫下拉值和讀下拉值，它們被索引到來自校準電阻RCOMP和電壓參考VREF的下拉校準值。應該認識到，控制值可以被索引到其他說明過程、電壓和/或溫度變化的值中。
如所描述的，存儲控制器114包含一個單個存儲器I/O緩沖器120。然而，在其他實施例中，存儲控制器114可以包括一個獨立的存儲器I/O緩沖器120，用于每條存儲器總線122或一組存儲器總線122。此外，存儲控制器114可以包括一個獨立的阻抗控制器212和/或一個獨立的阻抗校準元件214，用于每個存儲器I/O緩沖器120。這樣的實施例能夠對存儲器I/O緩沖器120的阻抗分別編程。
在圖3中，示出了阻抗控制器212和輸出緩沖器204的一個實施例。如所示出的，輸出緩沖器204可以包含一組P溝道MOSFET 300，它們在高電壓源VHIGH和終端206之間平行排列，以及一組n溝道MOSFET302，它們在低電壓源VLOW和終端206之間平行排列。當上拉設備208激活時，導通的p溝道MOSFET300的數量和值決定了高電壓源VHIGH和終端206之間所形成的阻抗。同樣，當下拉設備210激活時，導通的n溝道MOSFET302的數量和值決定了低電壓源VLOW和終端206之間所形成的阻抗。在一個實施例中，MOSFET300、302以二進制級數按照大小排列，以允許大范圍的阻抗編程(例如在25和500歐姆之間)，并且具有足夠的數量來獲取足夠小的粒度(例如大約1.5歐姆)。如所描述的，輸出緩沖器204的上拉設備208包含4個p溝道MOSFET300，而下拉設備210包含4個n溝道MOSFET302。然而，其他的實施例中，上拉設備208和下拉設備210可以包含其他數量的開關設備(例如MOSFET、JFET等等)。此外，在其他實施例中，上拉設備208可以包含比下拉設備210更少或更多的開關設備。
如所示出的，阻抗控制器212包含一個上拉多路復用器304和一個下拉多路復用器306。上拉多路復用器304包含與門308、310和或非門312，而下拉多路復用器306包含與門314、316和或門318。然而，應該認識到，其他的實施例可以采用不同的方式實現阻抗控制器212。上拉多路復用器304產生一個上拉控制信號，其有選擇地導通0個或多個p溝道MOSFET300，而下拉多路復用器306產生一個下拉控制信號，其有選擇地導通0個或多個n溝道MOSFET302。在一個實施例中，上拉多路復用器304根據數據輸入D的數據信號、寫輸入W/RI的寫信號、在寫阻抗輸入WIMP中接收到的寫控制信號的上拉部分WPU
、以及在讀阻抗輸入RIMP中接收到的讀控制信號的上拉部分WPU
產生上拉控制信號。類似地，下拉多路復用器306根據數據輸入D的數據信號、寫輸入W/RI的寫信號、在寫阻抗輸入WIMP中接收到的寫控制信號的下拉部分WPD
、以及在讀阻抗輸入RIMP中接收到的讀控制信號的下拉部分RPD
產生下拉控制信號。
在一個實施例中，阻抗控制器212和存儲器I/O緩沖器120以寫模式運行，以響應寫輸入W/RI的值為高電平。正如可以看到的，當數據輸入D的值為低，而寫輸入W/RI的值為高時，每個與門308、310的輸出為低，因而使得每個或非門312的輸出為高。作為或非門312為高的輸出的結果，每個p溝道MOSFET 300被關斷，并使上拉設備208無效。此外，當數據輸入D的值為低，而寫輸入的值為高時，每個與門314的輸出以及因此每個或門318的輸出取決于寫下拉部分WPD
對應位的狀態。特別地，如果寫下拉部分WPD
的某一位為高，或門318的對應輸出為高，從而通過導通對應的n溝道MOSFET 302來激活下拉設備210。反過來，如果寫下拉部分WPD
的某一位為低，或門318的對應輸出為低，從而關斷對應的n溝道MOSFET 302。
類似地，當數據輸入D的值為高，而寫輸入W/RI的值為高時，每個與門314、316的輸出為低，因而使得每個或門318的輸出為低。作為或門318為高的輸出的結果，每個n溝道MOSFET 300被關斷，并使下拉設備210無效。此外，當數據輸入D的值為高，而寫輸入的值為高時，每個與門308的輸出以及因此每個或非門312的輸出取決于寫上拉部分WPD
對應位的狀態。特別地，如果寫上拉部分WPD
的某一位為高，或非門318的對應輸出為低，從而通過導通對應的p溝道MOSFET 300來激活上拉設備208。反過來，如果寫上拉部分WPD
的某一位為低，或非門312的對應輸出為高，從而關斷對應的p溝道MOSFET 300。
在一個實施例中，阻抗控制器212和存儲器I/O緩沖器120以讀模式和/或空閑模式運行，以響應寫輸入W/RI的值為低電平。正如可以看到的，當寫輸入W/RI的值為低，不管數據輸入D的值，每個與門310的輸出以及因此每個或非門312的輸出取決于讀上拉部分RPU
對應位的狀態。特別地，如果讀上拉部分RPU
的某一位為高，或非門312的對應輸出為低，從而通過導通對應的p溝道MOSFET 300來激活上拉設備208。反過來，如果讀上拉部分RPU
的某一位為低，或非門312的對應輸出為高，從而關斷對應的p溝道MOSFET 300。
類似地，當寫輸入W/RI的值為低，不管數據輸入D的值，每個與門316的輸出以及因此每個或門318的輸出取決于讀下拉部分RPD
對應位的狀態。特別地，如果讀下拉部分RPD
的某一位為高，或門318的對應輸出為高，從而通過導通對應的n溝道MOSFET 302來激活下拉設備210。反過來，如果讀下拉部分RPD
的某一位為低，或門318的對應輸出為低，從而關斷對應的n溝道MOSFET 302。
現在參考圖4，描述了存儲控制器114的一個實施例的操作。在方框400，阻抗校準元件214調整寫控制信號和讀控制信號來說明過程、電壓和/或溫度的變化。在一個實施例中，寫控制信號包含一個寫上拉部分WUP
和寫下拉部分WPD
，以在存儲器寫期間分別控制上拉設備208和下拉設備210的阻抗。類似地，在一個實施例中，讀控制信號包含一個讀上拉部分RPU
和讀下拉部分RPD
，以在存儲器讀和/或空閑狀態期間分別控制上拉設備208和下拉設備210的阻抗。
在方框402，控制邏輯130向阻抗控制器212的寫阻抗輸入WIMP提供寫控制信號，該寫控制信號包含寫上拉部分WPU
和寫下拉部分WPD
。類似地，在方框404，控制邏輯130向阻抗控制器212的讀阻抗輸入RIMP提供讀控制信號，該讀控制信號包含讀上拉部分RPU
和讀下拉部分RPD
。
在方框406，控制邏輯130根據從處理器總線接口112接收的信號以及存儲器總線124的狀態，決定是否執行存儲器寫入。響應于決定執行存儲器寫入，方框408中的控制邏輯130向阻抗控制器212的寫輸入W/RI提供高寫入信號來表明存儲器的寫入。反過來，方框410中的控制邏輯130向阻抗控制器212的寫輸入W/RI提供低寫入信號來表明存儲器的讀和/或空閑狀態，以響應于決定不執行存儲器的寫入。
方框412中的阻抗控制器212要么激活上拉設備208要么激活下拉設備210來驅動存儲器總線122上的數據信號。在一個實施例中，阻抗控制器212對其數據輸入D為高作出響應，向輸出緩沖器204的阻抗控制輸入PUIMP提供一個上拉控制信號，該上拉控制信號激活該上拉設備208，該上拉設備208具有一個由其寫阻抗輸入WIMP的寫上拉部分WPU
指定的阻抗，以及向輸出緩沖器204的阻抗控制輸入PDIMP提供一個下拉控制信號，該下拉控制信號使該下拉設備210失效。類似地，在一個實施例中，阻抗控制器212對其數據輸入D為低作出響應，向輸出緩沖器204的阻抗控制輸入PDIMP提供一個下拉控制信號，該下拉控制信號激活該下拉設備210，該下拉設備210具有一個由其寫阻抗輸入WIMP的寫下拉部分WPD
指定的阻抗，以及向輸出緩沖器204的阻抗控制輸入PUIMP提供一個上拉控制信號，該上拉控制信號使該上拉設備210失效。
方框414中的輸出緩沖器經由終端206驅動在系統總線122上的數據信號。在一個實施例中，輸出緩沖器204經由上拉設備208的可編程阻抗把存儲器總線122向高電壓源VHIGH拉來驅動在存儲器總線122上的高電平數據信號，以響應于上拉設備208被激活而下拉設備210被無效。類似地，輸出緩沖器204經由下拉設備210的可編程阻抗把存儲器總線122向低電壓源VLOW拉來驅動在存儲器總線122上的低電平數據信號，以響應于下拉設備210被激活而上拉設備208被無效。
響應于決定不執行存儲器寫入，方框416中的阻抗控制器212在存儲器讀和/或空閑狀態期間激活并控制上拉設備208和下拉設備210的阻抗來端接存儲器總線122。在一個實施例中，阻抗控制器212對其寫輸入W/RI為低作出響應，向輸出緩沖器204的阻抗控制輸入PUIMP提供上拉控制信號，該上拉控制信號激活該上拉設備208，該上拉設備208具有一個由其讀阻抗輸入RIMP的讀上拉部分RPU
指定的阻抗。此外，阻抗控制器212對其寫輸入W/RI為低作出響應，向輸出緩沖器204的阻抗控制輸入PDIMP提供下拉控制信號，該下拉控制信號激活該下拉設備210，該下拉設備210具有一個由其讀阻抗輸入RIMP的讀下拉部分RPD
指定的阻抗。
方框418中，輸出緩沖器204根據所接收的上拉和下拉控制信號端接存儲器總線122。在一個實施例中，輸出緩沖器204經由上拉設備208的可編程阻抗把存儲器總線122向高電壓源VHIGH拉，以及經由下拉設備210的可編程阻抗把存儲器總線122向低電壓源VLOW拉。因此，上拉和下拉設備208、210的可編程阻抗相結合來端接存儲器總線122。例如，上拉設備208可以在高電壓源VHIGH和終端206之間建立400歐姆的阻抗，而下拉設備210可以在低電壓源VLOW和終端206之間建立400歐姆的阻抗，從而在終端206和電壓源VHIGH、VLOW之間建立200歐姆的讀端接阻抗。
雖然本發明的某些特征已經參考示例實施例做了描述，但是這些描述不應該解釋為限制本發明。示例實施例以及本發明的其他實施例的各種修改對于本領域熟練技術人員來說是顯而易見的，并且被視為落入本發明的精神和范圍內。
權利要求
1.一種方法，包括通過第一阻抗設備或者第二阻抗設備驅動存儲器總線，以響應存儲器寫入，以及在驅動存儲器總線之后，用第一阻抗設備和第二阻抗設備端接存儲器總線。
2.權利要求1的方法，其中端接發生于存儲器讀出期間。
3.權利要求1的方法，其中端接發生于存儲器總線的空閑狀態期間。
4.權利要求1的方法，其中驅動包括有選擇地導通或者第一阻抗設備或者第二阻抗設備中的一個或多個開關設備，來向存儲器總線提供第一阻抗。
5.權利要求4的方法，其中端接包括有選擇地導通第一阻抗設備的一個或多個開關設備以及第二阻抗設備的一個或多個開關設備，來向存儲器總線提供第二阻抗。
6.一種方法，包括導通或者一個或多個上拉晶體管或者一個或多個下拉晶體管來驅動存儲器總線，以響應存儲器寫入，以及導通一個或多個上拉晶體管和一個或多個下拉晶體管來端接存儲器總線，以響應存儲器讀出。
7.權利要求6的方法，進一步包括決定導通哪個上拉晶體管和下拉晶體管來響應存儲器寫入，以向存儲器總線提供第一阻抗，該第一阻抗經調整適合環境變化。
8.權利要求7的方法進一步包括決定導通哪個上拉晶體管和下拉晶體管以響應存儲器讀出，以向存儲器總線提供第二阻抗，該第二阻抗經調整適合環境變化。
9.一個存儲控制器包括一個連接到存儲器總線的存儲器線終端，一個與存儲器總線終端連接的輸出緩沖器，用來驅動存儲器總線以響應第一控制信號以及端接存儲器總線以響應第二控制信號，以及向輸出緩沖器提供第一控制信號以響應存儲器寫入、以及向輸出緩沖器提供第二控制信號以響應存儲器讀出的電路。
10.權利要求9的存儲控制器進一步包括一個與存儲器總線終端相連的接收器，用來在存儲器讀出期間接收數據。
11.權利要求10的存儲控制器進一步包括一個與輸出緩沖器相連的寫鎖存器，用來向輸出緩沖器提供數據以驅動存儲器總線，以響應第一控制信號，以及一個與接收器相連的讀鎖存器，用來對在存儲器讀出期間由接收器接收到的數據進行鎖存。
12.權利要求9的存儲控制器，其中電路進一步在存儲器寫入期間對輸出緩沖器安排第一阻抗，以及在存儲器讀出期間對輸出緩沖器安排第二阻抗，以便使得第一阻抗和第二阻抗經調整適合于過程變化。
13.權利要求9的存儲控制器，其中輸出緩沖器包括多個連接在第一電壓源和存儲器總線終端之間的第一晶體管，以及多個連接在第二電壓源和存儲器總線終端之間的第二晶體管，以及電路產生第二控制信號，以在存儲器讀出期間有選擇地導通一個或多個第一晶體管和一個或多個第二晶體管。
14.權利要求13的存儲控制器，其中電路產生第一控制信號，以在存儲器寫入期間有選擇地導通一個或多個第一晶體管或者一個或多個第二晶體管。
15.權利要求13的存儲控制器，其中電路進一步包括一個表來提供第一指示，第一晶體管和第二晶體管中的晶體管在存儲器寫入期間按照第一指示來導通，以及提供第二指示，第一晶體管和第二晶體管中的晶體管在存儲器讀出期間按照第二指示來導通。
16.權利要求15的存儲控制器，其中所述表用來根據來自一個或多個環境參數的索引值，從多個控制值中選擇第一控制值和第二控制值。
17.一個計算設備，包括一個處理器，用來產生讀請求和寫請求，一個易失性存儲器，用來存儲數據，以及一個經由處理器總線與處理器連接以及經由存儲器總線與易失性存儲器連接的存儲控制器，該存儲控制器包括一個輸出緩沖器，用來經由存儲器總線向易失性存儲器寫入數據，一個接收器，經由存儲器總線從易失性存儲器接收數據，以及電路，用來引發輸出緩沖器向易失性存儲器寫入數據以響應處理器總線的寫請求，以及引發輸出緩沖器向存儲器總線提供一個端接阻抗以響應處理器總線的讀請求。
18.權利要求17的計算設備，其中輸出緩沖器包括連接在存儲器總線和第一電壓源之間的第一阻抗設備，以及連接在存儲器總線和第二電壓源之間的第二阻抗設備，以及電路引發第一阻抗設備將存儲器總線往第一電壓源拉以寫入第一數據，引發第二阻抗設備將存儲器總線往第二電壓源拉以寫入第二數據，以及引發第一阻抗設備和第二阻抗設備來分別把存儲器總線向第一電壓源和第二電壓源拉以響應讀請求。
19.權利要求17的計算設備，其中輸出緩沖器包括第一可編程阻抗設備，具有受第一控制信號控制的第一阻抗幅度，第一可編程阻抗設備將存儲器總線向第一電壓源拉，以及第二可編程阻抗設備，具有受第二控制信號控制的第二阻抗幅度，第二可編程阻抗設備將存儲器總線向第二電壓源拉，以及電路產生第一控制信號來驅動存儲器總線上的第一數據信號，產生第二控制信號來驅動存儲器總線上的第二數據信號，以及產生第一控制信號和第二控制信號在存儲器讀出期間端接存儲器總線。
20.權利要求19的計算設備，其中存儲器包括雙倍數據速率存儲器。
21.一種方法，包括在存儲器寫入期間用輸出緩沖器驅動存儲器總線，以及在存儲器讀出期間，用輸出緩沖器端接存儲器總線。
22.權利要求21的方法，其中端接包括對上拉阻抗設備和下拉阻抗設備進行編程，以在存儲器讀出期間為存儲器總線提供一個端接阻抗。
23.權利要求22的方法，其中編程包括導通上拉阻抗設備的一個或多個晶體管來建立一個上拉阻抗，以及導通下拉阻抗設備的一個或多個晶體管來建立一個下拉阻抗，上拉阻抗和下拉阻抗提供了存儲器總線的端接阻抗。
24.機器可讀介質包括多個指令，響應于被執行，導致系統在存儲器寫入期間，用輸出緩沖器驅動存儲器總線，以及在存儲器讀出期間，用輸出緩沖器端接存儲器總線。
25.權利要求24的方法，其中端接包括對上拉阻抗設備和下拉阻抗設備進行編程，以在存儲器讀出期間為存儲器總線提供一個端接阻抗。
26.權利要求25的方法，其中編程包括導通上拉阻抗設備的一個或多個晶體管來建立一個上拉阻抗，以及導通下拉阻抗設備的一個或多個晶體管來建立一個下拉阻抗，上拉阻抗和下拉阻抗提供了存儲器總線的端接阻抗。
全文摘要
描述的方法、設備和機器可讀介質以端接存儲器總線。在一些實施例中，存儲器總線與輸出緩沖器的一個或多個晶體管端接，該輸出緩沖器用來在存儲器寫入期間驅動存儲器總線。
文檔編號G06F13/40GK1662895SQ03814422
公開日2005年8月31日 申請日期2003年6月19日 優先權日2002年6月21日
發明者J·祖姆克爾, J·錢德勒 申請人:英特爾公司