專利名稱：具多重顯示功能的整合型圖形芯片架構的制作方法
技術領域：
本實用新型涉及一種整合型圖形芯片架構，尤指一種具備多重顯示功能的芯片架構。
參照
圖1，為公知芯片架構10示意圖；其中，該公知芯片架構10包括一整合型圖形芯片組(Integrated Graphics Chipset)11、一第一顯示裝置12、一外圍連接接口(Peripherals Connect Interface，PCI)單元13、一第二顯示裝置14、一系統內存(System Memory)15、一中央處理器(CPU)16以及一南橋芯片組(South Bridge Chipset)17；所述的外圍連接接口單元13包括一外圍連接接口端口131以及一外圍連接接口圖形控制裝置132；所述的第一及第二顯示裝置12、14可為CRT、DVI或TV顯示裝置中的一種。
進一步而論，該公知芯片架構10達成支持多個(例如，兩個)顯示裝置的硬件方案是通過下列方式實現其一、該整合型圖形芯片組11運用其繪圖運算功能將影像訊號S1輸出至第一顯示裝置12中，且其輸出過程所使用的總線(Bus)模式為一種加速圖形處理接口的傳輸模式；當然，在該系統內存15中存有一供該整合型圖形芯片組11進行該加速圖形處理接口傳輸模式時所使用的地址轉換表格，以便加速圖形的處理速度，尤其對于3D影像圖形的處理，更能提高圖形運算處理的效率。
其二、在所述的外圍連接接口端口131處插入該外圍連接接口圖形控制裝置132，此外圍連接接口圖形控制裝置132是在一種外圍連接接口的傳輸模式下運作并將影像訊號S2輸出至第二顯示裝置。
綜上所述，公知的芯片架構是通過整合型圖形芯片組11內部所提供的加速圖形處理接口傳輸模式以及外圍連接接口圖形控制裝置132所提供的外圍連接接口傳輸模式，使第一顯示裝置12與第二顯示裝置14共同形成一多重顯示的效果。
當然，關于公知技術達成多重顯示的另一種做法，則再請參照圖2，其為公知另一芯片架構20示意圖；其中，圖2的公知另一芯片架構20是由圖1中的公知芯片架構10演變而來的，亦即，當在該公知另一芯片架構20中所示的加速圖形處理單元18包括的一加速圖形處理端口181，插入設置一加速圖形處理控制裝置182時，該公知的整合型圖形芯片組11內部的圖形處理單元因無法在AGP模式下運作而被禁能(Disable)掉，如此一來，公知芯片架構欲使該第一顯示裝置12與該第二顯示裝置14共同達成多重顯示效果，則必須改由與第一顯示裝置12電連接的加速圖形處理控制裝置182以及配合與第一顯示裝置14電連接的外圍連接接口圖形控制裝置132方可完成。
當然，在該系統內存15中亦存有一供該加速圖形處理控制裝置182進行該加速圖形處理接口傳輸模式時所使用的地址轉換表格，以便加速圖形的處理速度。
所以，自上述說明可得知，不論是圖1或圖2所示公知的芯片架構10、20，如欲具備多重顯示的功能，顯然必須使用到外圍連接接口圖形控制裝置132，然而，由于該外圍連接接口圖形控制裝置132是一種使用外圍連接接口傳輸模式的外圍接口控制裝置，而此種規格的外圍接口控制裝置已逐漸被市場所淘汰；故如果使用者為了能使用到軟件解決方案，例如操作系統，所提供的多重顯示功能時，必須自行尋找這種使用PCI傳輸模式的外圍接口控制裝置來搭配，這一做法往往會為使用者帶來極大的不便，甚或使用者因此必須付出較高成本方能尋獲該種使用PCI傳輸模式的外圍接口控制裝置。
本實用新型的內容本實用新型的目的是為了提供一種可以低成本且便利的方式，讓使用者能輕易地利用到軟件解決方案中所提供的多重顯示功能的整合型圖形芯片架構。
本實用新型的目的可通過如下技術方案來實現一種具多重顯示功能的整合型圖形芯片架構包括有一整合型圖形芯片，該圖形芯片輸出一第一影像信號與第一顯示裝置電連接；以及一加速圖形處理端口(Accelerated Graphics Port，AGP)，與所述的圖形芯片和第二顯示裝置電連接；在該加速圖形處理端口上設置有一加速圖形處理控制裝置，以便將一第二影像信號輸出與該第二顯示裝置電連接。
所述的第一及第二顯示裝置可為CRT、DVI或TV顯示裝置中的一種。
在所述的整合型圖形芯片在加速圖形處理端口未與該加速圖形處理控制裝置相連時，以加速圖形處理接口的傳輸模式輸出第一影像信號與所述的第一顯示裝置電連接。
因此，所述的芯片架構還可包括一個與所述的圖形芯片電連接的系統內存，且在該系統內存中存有供所述的圖形芯片進行所述的加速圖形處理接口傳輸模式時所使用的地址轉換表格。
在所述的圖形芯片在加速圖形處理控制裝置與加速圖形處理端口相連時，通過以外圍連接接口的傳輸模式，將其輸出的第一影像信號與第一顯示裝置電連接，且所述的加速圖形處理控制裝置以加速圖形處理接口的傳輸模式將第二影像信號輸出至第二顯示裝置。
因此，所述的芯片架構還可包括一個與所述的圖形芯片電連接的系統內存，且在該系統內存中存有供所述的加速圖形處理控制裝置進行所述的加速圖形處理接口傳輸模式時所使用的地址轉換表格。
在所述的圖形芯片在加速圖形處理控制裝置與加速圖形處理端口連接時，以加速圖形處理接口的傳輸模式，將其輸出的第一影像信號輸出至第一顯示裝置中，且所述的加速圖形處理控制裝置亦以該加速圖形處理接口的傳輸模式，將第二影像信號輸出至該第二顯示裝置中。
因此，所述的芯片架構還可包括一個與圖形芯片電連接的系統內存，且在該系統內存中存有兩個分別供所述的圖形芯片以及所述的加速圖形處理控制裝置進行所述的加速圖形處理接口傳輸模式時所使用的地址轉換表格。
另該芯片架構還可包括一電連接于該圖形芯片的中央處理器以及一南橋芯片組。
本實用新型的優點在于采用在整合型圖形芯片組上直接配合外接的加速圖形處理控制裝置來代替公知的使用PCI傳輸模式的外圍接口圖形控制裝置，從而方便用戶可輕易地以較低成本實現以單一主機同時使用多個顯示裝置的多重顯示功能。
圖3為本實用新型的較佳實施例的示意圖。
在本實施例中，當所述的加速圖形處理控制裝置322設置于該加速圖形處理端口321中時，該整合型圖形芯片組31內部可進行一傳輸模式切換動作，以使該整合型圖形芯片組31原先所使用的一種加速圖形處理接口傳輸模式，因該加速圖形處理端口321處外接有該加速圖形處理控制裝置322而被禁能(Disable)掉后，轉成仿真一種使用外圍連接接口傳輸模式來進行圖形的運算或處理工作，所以該整合型圖形芯片組31可直接電連接于該第一顯示裝置33，并以該外圍連接接口傳輸模式，搭配該中央處理器36，以便使第一影像信號S1輸出至該第一顯示裝置33中，且該加速圖形處理控制裝置322以該加速圖形處理接口傳輸模式，搭配該中央處理器36，而使第二影像信號S2輸出至該第二顯示裝置34中。
當然，在該系統內存35中亦存有一供該加速圖形處理控制裝置322進行該加速圖形處理接口傳輸模式時所使用的地址轉換表格，以便加速圖形的處理速度，尤其對于3D影像圖形的處理，更可提高圖形運算處理的效率。
較佳者，在本實用新型中，當該加速圖形處理控制裝置322設置于該加速圖形處理端口321中時，該整合型圖形芯片組31的另一種做法，是仍維持原先所使用的該加速圖形處理接口傳輸模式而不進行傳輸模式的切換動作，并搭配該中央處理器36，以使該第一影像信號S1輸出至該第一顯示裝置33中，且該加速圖形處理控制裝置322亦以該加速圖形處理接口傳輸模式，搭配該中央處理器36，而使第二影像信號S2輸出至該第二顯示裝置34中；在此種方式的使用前提下，必須是此種加速圖形處理接口的總線架構允許同時使用兩種加速圖形處理接口傳輸模式，方具可行性；當然，在該系統記憶35中亦必須存有兩個分別可供該整合型圖形芯片組31以及該加速圖形處理控制裝置322進行該加速圖形處理接口傳輸模式時所使用的地址轉換表格。
通過本實新型的實施例，用戶即可不必再自行花費額外的時間與成本去尋找如圖1、2中所示的公知的使用PCI傳輸模式的外圍接口圖形控制裝置132，而是使該整合型圖形芯片組31直接配合外接的加速圖形處理控制裝置322，便可輕易地以低成本之方式達到以單一計算機主機同時使用多個顯示裝置的多重顯示功能，所以本實用新型應為一極具產業價值之作。
以上所述僅為本實用新型的較佳實施例而已，并非用來限定本實用新型實施的范圍。即凡本領域的普通技術人員依本實用新型的權利要求書范圍所做的等效變化與修飾，皆為本實用新型的權利要求書保護范圍所涵蓋。
權利要求1.一種具多重顯示功能的整合型圖形芯片架構，其特征在于該架構包括有一整合型圖形芯片，該圖形芯片輸出一第一影像信號與一第一顯示裝置電連接；以及一加速圖形處理端口，與所述的圖形芯片和第二顯示裝置電連接；在該加速圖形處理端口上設置有一加速圖形處理控制裝置，以便將一第二影像信號輸出與該第二顯示裝置電連接。
2.如權利要求1所述的具多重顯示功能的整合型圖形芯片架構，其特征在于所述的第一及第二顯示裝置可為CRT、DVI或TV顯示裝置中的一種。
3.如權利要求1所述的具多重顯示功能的整合型圖形芯片架構，其特征在于該芯片架構還包括一個與圖形芯片電連接的系統內存。
4.如權利要求1所述的具多重顯示功能的整合型圖形芯片架構，其特征在于該芯片架構還包括一與圖形芯片電連接的中央處理器以及一南橋芯片組。
專利摘要本實用新型涉及一種具多重顯示功能的整合型圖形芯片架構，該架構包括一整合型圖形芯片輸出第一影像信號與第一顯示裝置電連接；以及一加速圖形處理端口與所述的整合型圖形芯片和第二顯示裝置電連接；在所述的加速圖形端口上還設置有一加速圖形處理控制裝置，用于將一第二影像信號輸出至所述的第二顯示裝置處；本實用新型直接使用整合型圖形芯片配合外接加速圖形處理控制裝置來代替公知的使用PCI傳輸模式的外圍接口圖形控制裝置來實現以單一計算機主機同時使用多個顯示裝置的多重功能，且其成本低、易于實現。
文檔編號G06F3/14GK2559051SQ0223185
公開日2003年7月2日 申請日期2002年5月30日 優先權日2002年5月30日
發明者顏清書, 林景祥, 許文龍 申請人:威盛電子股份有限公司