使具有缺陷的存儲器集成電路能正確操作的方法與系統的制作方法

專利名稱：使具有缺陷的存儲器集成電路能正確操作的方法與系統的制作方法
技術領域：
本發明涉及一種存儲器，更具體的說是涉及一種具有缺陷的存儲器。
在過去的十年里，存儲器陣列的速度及容量已有了相當大的改進。特別是，由于其在各領域的多種功能，動態隨機存取存儲器(DRAM)已成為集成電路工業的主要產品。動態隨機存取存儲器的技術已由非同步型，例如是快頁模式，延伸數據輸出(EDO)，脈沖延伸數據輸出，發展成目前的同步型，例如是同步動態隨機存取存儲器，直接隨機存取存儲器總線動態隨機存取存儲器(Direct Rambus DRAM，Direct DRAM)，雙重日期速率同步動態隨機存取存儲器(DDR-SDRAM)，以及同步連結動態隨機存取存儲(SLDRAM)等。由于動態隨機存取存儲器的每比特的成本降低，每進入一個新的階段，其每一芯片的密度增加4倍。這主要是由于其技術的改進而使得更多的動態隨機存取存儲器可以封裝入同一管芯中。因此，在動態隨機存取存儲器進入一個新的階段時，每一存儲器芯片的成本增加4倍。例如，一16Mb的動態隨機存取存儲器的成本為3元，而64Mb的動態隨機存取存儲器的成本為11元。
另外，每一個標準的存儲模塊利用一數量的動態隨機存取存儲器已被廣泛地被應用于個人電腦中。早期的標準動態隨存儲器包括單列直插式存儲模塊(SIMM)。近來，雙列直插式存儲模塊(DIMM)以及小輪廓雙列直插式存儲模塊(Small-Outline DIMM)顯得越來越重要。
由于動態隨機存取存儲器的尺寸日趨增加，其成本相對地增加。此外，由于動態隨機存取存儲器被利用于模塊中且使用于其應用中，其整體的價格變得更高。眾所周知，在動態隨機存取存儲器的制造中，有相當大數量的動態隨機存取存儲器具有缺陷，因此，在生產多個動態隨機存取存儲器之后，40％的動態隨機存取存儲器可能具有缺陷。通常，在制造完之后，具有缺陷的動態隨機存取存儲器會被檢修。利用傳統的技術，例如是經由冗余算法，通過利用激光檢修，對于一批次的動態隨機存取存儲器，提供90％的產量是可能的。
動態隨機存取存儲器經常需要被封裝，在封裝過程之后，一定數量的動態隨機存取存儲會具有缺陷。此外，在動態隨機存取存儲器的應用中，仍有可能造成動態隨機存取存儲器的缺陷。
因此，需要提供一種使得具有缺陷的動態隨機存取存儲器得以使用的系統及方法。該系統應該可以很簡單地應用，具有成本效益以及低成本。本發明便提供了此一需要。
在此披露一種使具有至少一個缺陷的存儲器得以正確操作的方法及系統。首先，該方法及系統包括將存儲器中的缺陷予以遮蓋，并對一控制芯片提供及接收一數據。
接著，披露一使得具有缺陷的存儲器得以正確操作的控制芯片。該控制芯片包括一解碼部件，以接收指令及地址信號，以及一列地址比較器，以與該解碼部件連通。該控制芯片還包括一行地址比較器，以與該解碼部件以及一用來接收來自該列地址比較器以及該行地址比較器的命中信號的命中檢查部件連通。該控制芯片還包括一寄存器，用以接收來自命中檢查部件的信號，以對一處理系統接收及提供數據。經由本發明的系統及方法的應用，具有缺陷的動態隨機存取存儲器得以被使用。因此，動態隨機存取存儲整體的產量顯著地提高了。


圖1a及1b為本發明的一系統的范例。
圖2的一簡單框圖示出了本發明的一控制芯片。
圖3a及3b的框圖示出了圖2中的解碼部件。
圖4的框圖示出了圖2中的行地址比較器及增量器。
圖5為圖2中的列地址比較器。
圖6為圖2中的命中檢查塊。
圖7示出了動態隨機存取存儲器寫入操作的時序圖。
圖示出了動態隨機存取存儲器讀取操作的時序圖。
圖9示出了動態隨機存取存儲器具有啟動數據掩模指令(DQM)的寫入操作的時序圖。
圖10示出了動態隨機存取存儲器具有啟動數據掩模(mask)指令(DQM)的讀取操作的時序圖。
圖11為具有地址命中的寫入操作的控制芯片寄存模式時序圖。
圖12為具有地址命中的讀取操作的控制芯片寄存模式時序圖。
圖13為具有地址命中的寫入操作的控制芯片非寄存模式時序圖。
圖14為具有地址命中的讀取操作的控制芯片非寄存模式時序圖。
本發明涉及存儲器，更具體地說本發明涉及具有缺陷的存儲器。下列說明可使本領域的技術人員能夠由專利申請的內容及必要條件中得以制造及使用本發明。較佳實施例的各種修改以及在此敘述的一般原理及特征為本領域的技術人員所顯而易見的。因此，本發明并不局限于此一實施例，其涵蓋在此敘述的原理及特征的最廣范圍。
本發明以比特-比特取代一動態隨機存取存儲器102單元中的缺陷，使得隨態隨機存取存儲器102單元得以使用。為更詳細描述本發明，下文結合附圖作詳細說明。
圖1a為一簡單框圖，示出了依據本發明第一實施例的系統10。本實施例涉及一非寄存模式的實施例。如圖所示，時鐘脈沖、指令、地址及數據信號同時提供給一控制芯片100及一動態隨機存取存儲器102。此外，數據信號經由數據總線，提供及傳送給控制芯片100及動態隨機存取存儲器102。數據總線104順序地耦接至一中央處理單元(CPU，未顯示于圖中)，其提供指令及地址信號給動態隨機存取存儲器102及控制芯片100。該控制芯片100亦可與其他型式的系統，例如是繪圖或嵌入式動態隨機存取存儲器102相耦接。修改后的DQM信號提供一動態隨機存取存儲器102或控制芯片100是否提供數據的指示。
圖1b示出了本發明的系統的第二實施例，其在一高端(high-end)DIMM模塊中相當普遍，稱為寄存模式。其部件與前一實施例類似。然而在本實施例中，指令及地址信號會先被鎖存在控制芯片100中，然后再被送至動態隨機存取存儲器102中。
通過控制芯片100的使用，在動態隨機存取存儲器102中的缺陷可以被掩模遮蓋，而控制芯片100接收及提供正確的數據。下面將參考附圖更詳細的描述控制芯片100的操作。
圖2為圖1a及1b中控制芯片100的簡單框圖。控制芯片100包括一解碼部件200，其接收來自中央處理單元的信號。該解碼部件200可實施指令解碼及定時控制功能，并提供控制信號給剩余的功能塊。該解碼部件200與一行地址比較器及增量部件300，以及一列地址比較器400相連通。該行地址比較器及列地址比較器300及400接收控制及地址信號，并提供信號給一由解碼部件200控制的命中檢查部件500，而在解碼部件200中的寄存器600將會提供數據給外在系統(例如是一未繪示的CPU)，或是由CPU接收數據。
圖3a為一解碼部件200在非寄存模式下應用的框圖。該解碼部件200包括一鎖存器202，周以接收來自CPU的系統時鐘脈沖信號、指令信號以及地址信號。該系統時鐘脈沖信號206亦提供給一解碼器204。鎖存的指令及地址信號提供給解碼部件204。在圖3b所示的寄存模式中，該鎖存指令及地址信號將會提供給動態隨機存取存儲器102。鎖存器202的目的在于鎖存指令及地址信號，以供同步設計下的解碼器204使用。而解碼器204的目的在于實施指令解碼及翻譯，以及提供定時控制給控制芯片100的所有其他功能塊。解碼器204提供控制信號給列地址比較器400、行地址比較器300、命中檢查部件500、以及寄存器以確保正確的定時及控制芯片100的功能，并充分配合同步動態隨機存取存儲器102的規格。
圖4為行地址比較器及增量器300的框圖。該行地址比較器及增量器300包括一增量器302，其接收來自解碼器的地址信號及控制信號，以及系統時鐘脈沖信號。提供給行地址比較器304的地址與儲存的地址相比較。行地址比較器304的輸出為行地址命中信號，其將提供給命中檢查塊。儲存的地址與具有缺陷的動態隨機存取存儲單元102的地址相對應。在過程的測試階段中，具有缺陷的動態隨機存取存儲單元102可以儲存在例如是EEPROM或閃速存儲器的芯片上或芯片外的非逸失存儲器中。另一個儲存缺陷地址的方法是在控制芯片100中使用一自行測試的回路。在系統電源開啟的狀態中，該自行測試回路測試動態隨存儲器102并將具有缺陷的動態隨機存取存儲單元102的地址鎖存及儲存于一寄存器中。以上任一方法中，具有缺陷的動態隨機存取存儲單元102的地址儲存均為直接的。
圖5為一列地址比較器400。該列地址比較器400通過一鎖存器402接收地址。鎖存器402提供給一地址比較器404，在該地址比較器404中，一地址與一預先儲存的地址相比較。在列地址比較之后，該數據必需存入與庫地址相關的適當的列406a-406d中。該列是基于來自解碼器204的信號。適當的信號被送至一多路復用器408。而基于庫選擇信號，該多路復用器408將列命中信號送至命中檢查塊500中。該列命中信號及行命中信號同時提供給命中檢查塊500，以建立適當的信號給寄存器600。
圖6示出了命中檢查塊600的一個例子。該命中檢查塊包括一第一“與”門502，其接收列命中信號及行命中信號。如果兩個信號同時有效，“與”門將產生一最終命中信號。之后，最終命中信號提供給“與”門504及506。“與”門504是用來決定是否有一讀取命中。“與”門506是用來決定是否有一寫入命中。RD及WR控制信號同是來自解碼部件200。根據這些信號是否為主動，且同時基于時鐘脈沖信號及控制信號，寄存器508對數據總線接收或提供適當的數據。
因此，基于本發明的控制芯片100符合同步動態隨機存取存儲器102的操作規格。其包括讀取、寫入、序列脈沖、交錯脈沖、脈沖停止、功率下降、時鐘脈沖懸置等。下面的時序圖解釋基本的同步動態隨機存取存儲器102操作及控制芯片100如何在讀取及寫入時與同步動態隨機存取存儲器102交互作用。本領域的技術人員可以看出，其他脈沖長度亦可以在此使用而仍在本發明的精神及范圍之內。在此考慮兩種應用，圖11及圖12為寄存模式，圖13及14為非寄存模式(例如緩沖及非緩沖)的模式操作。
圖7為動態隨機存取存儲器在寫入操作的時序圖。
在本實施例中，一列啟動指令在一時鐘脈沖周期中由CPU發出。同時，CPU亦發出一列地址。該列啟動指令及該列地址將被動態隨機存取存儲器102鎖存。兩個時鐘脈沖周期之后，一寫入指令及一行地址再由CPU發出。同時，有效數據將在數據總線出現。之前的鎖存列地址及行地址將決定在動態隨機存取存儲器102中的一單一地址位置。由于此為一寫入操作，對應該單一地址位置的來自數據總線的數據將被儲存于動態隨機存取存儲器102中。由于此時鐘脈沖沖長度為4個操作，動態隨機存取存儲器102將在下一時鐘脈沖周期增加行地址。因此，行地址的增加取決于是否其于順序或交錯模式。行地址的增加的操作將會繼續，而相對應的數據將出現，直到四個數據全部儲存在動態隨機存取存儲器102中為止。
圖8為動態隨機存取存儲器在讀取操作的時序圖。
在本實施例中，一列啟動指令及一列地址在一時鐘脈沖周期中由CPU發出。該地址被鎖存在動態隨機存取存儲器102中。兩個時鐘脈沖之后，一讀取指令由該CPU發出。由于此為一讀取操作，根據CAS等待時間，動態隨機存取存儲器102將會將數據置于數據總線中。在讀取操作中發出CAS等待時間。如果等待時間為兩個時鐘脈沖周期，有效數據將會在接收到讀取指令的兩個時鐘脈沖周期之后置于數據總線上。如果等待時間為三個時鐘脈沖周期，有效數據將會在接收到讀取指令的三個時鐘脈沖周期之后置于數據總線上。
圖9為示出了在寫入操作時具有數據掩模指令(DQM)的動態隨機存取存儲器102的時序圖。
在寫入操作中，如果一數據掩模指令(DQM)被啟動，該動態隨機存取存儲器102將會在此一時鐘脈沖周期中儲存在數據總線上的數據。
圖10為示出了在讀取操作時具有數據掩模指令(DQM)的動態隨機存取存儲器102的時序圖。
在寫入操作中，如果一數據掩模指令(DQM)被啟動，該動態隨機存取存儲器102將不會驅動，因此在接收到有效DQM指令的兩個時鐘脈沖周期之后驅動，不會將數據置于數據總線上。
圖11示出了具有地址命中的寫入操作下，控制芯片100在儲存模式的時序圖。
在此一操作下，列啟動指令及列地址在一時鐘脈沖周期中，由CPU發出。該指令及地址被控制芯片100鎖存，且送至動態隨機存取存儲器102中。該動態隨機存取存儲器102可在下一時鐘脈沖周期中將其接收及鎖存。兩個時鐘脈沖周期之后，該控制芯片100接收CPU發出的一寫入指令及一行地址。在控制芯片100中，該鎖存列及行地址是用來與預先儲存的地址相比較的，其中該預先儲存的地址是對應動態隨機存取存儲器102中缺陷的地址。在下一時鐘脈沖周期中行地址將會以在動態隨機存取存儲器102的方式被增量，此一增量將會在4個地址產生以后完成。該比較則在每一個新的地址產生之時完成。來自CPU的對應數據將在適當時鐘脈沖周期中，在數據總線上出現。如果在任一時鐘脈沖周期中，該比較產生一命中信號，則表示該地址對應在動態隨機存取存儲器102的一缺陷單元將會被儲存于該控制芯片100中。基于本發明，該控制芯片100不會停止對動態隨機存取存儲器102的寫入操作。
圖12為示出了具有地址命中的讀取操作下，控制芯片100在儲存模式的時序圖。
在此操作下，列啟動指令及列地址在一時鐘脈沖周期中，由CPU發出。該指令及地址被控制芯片100鎖存，且送至動態隨機存取存儲器102中。該讀取指令及行地址可被視做與寫入操作相同。讀取操作與CAS等待時間有關。如果在任一時鐘脈沖周期中，該比較產生一命中信號，該控制芯片100會配合該CAS等待時間，在該時鐘脈沖周期中，發出一DQM信號106給動態隨機存取存儲器102。圖12示出了一相當于兩個時鐘脈沖周期的CAS等待時間。如圖12所示，在適當的時鐘脈沖周期中，動態隨機存取存儲器102將不會提供任何數據于數據總線上，然而由于接收到DQM信號106，在正確的時鐘脈沖周期中，控制芯片100提供正確的數據。
圖13示出了在具有地址命中的寫入操作下，控制芯片100的非寄存模式的時序圖。
在此操作下，列啟動指令及列地址在一時鐘脈沖周期中，由CPU發出。這些指令及地址在同一時鐘脈沖邊緣被控制芯片100及被動態隨機存取存儲器102鎖存。兩個時鐘脈沖之后，控制芯片100及動態隨機存取存儲器102同時接收來自CPU的寫入指令及行地址。在控制芯片100中，鎖存的列及行地址是用來與一預先儲存的地址相比較的。該預先儲存的地址是對應有缺陷動態隨機存取存儲單元的地址。在下一時鐘脈沖中，行地址將會被增量及比較。此一增量及比較將在4個地址全部產生之后完成。來自CPU的相對的數據會在適當的時鐘脈沖周期中出現于數據總線上。如果任一時鐘脈沖周期中，該比較產生了一個命中信號，數據將被儲存于控制芯片100中。控制芯片100將不會停止動態隨機存取存儲器102的寫入操作。
圖14示出了在具有地址命中的讀取操作下，控制芯片100的非寄存模式的時序圖。
在此操作下，列啟動指令及列地址在一時鐘脈沖周期中，由CPU發出。這些指令及地址同時被控制芯片100及被動態隨機存取存儲器102鎖存。此一讀取指令及行地址與寫入操作中相同。如果任一時鐘脈沖周期中，該比較產生了一個命中信號，控制芯片100則依據CAS等待時間，在此時鐘脈沖周期中發出DQM信號106給動態隨機存取存儲器102。圖14示出了三個時鐘脈沖周期的一CAS等待時間。基于此一規格，在接收到DQM信號時，動態隨機存取存儲器102將不會將任何數據置于總線中，而控制芯片100將在正確的時鐘脈沖周期中提供正確的數據。
利用本發明的系統及方法，具有缺陷的動態隨機存取存儲器將可被使用，相對地，動態隨機存取存儲器的產量得以明顯增加。
雖然本發明已以較佳實施例披露如上，然其并非用以限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，可作各種的更動與潤飾，因此本發明的保護范圍以后附的權利要求為準。
權利要求
1.一種使具有至少一個缺陷的存儲器可以正確操作的方法，包括下列步驟(a)將該存儲器中的至少一個缺陷予以遮蓋；(b)對一控制芯片提供及接收一適當的數據。
2.一種使具有至少一個缺陷的存儲器可以適當操作的控制芯片，該控制芯片包括一解碼部件，用以接收指令及地址信號，以指揮解碼及定時控制；一列地址比較器，與該解碼部件連通，以決定目前的地址是否對應著具有缺陷的單元的列地址；一行地址比較器，與該解碼部件連通，以決定目前的地址是否對應著具有缺陷的單元的行地址；一命中檢查部件，用以接收來自該列地址比較器及該行地址比較器的命中信號，以決定其是否為一最終讀取命中或寫入命中；一寄存器，用以接收來自該命中檢查部件的信號，以對一處理系統，提供及接收對應具有缺陷的單元的數據。
全文摘要
一種使具有至少一個缺陷的存儲器集成電路能正確操作的方法與系統,包括將存儲器的至少一個缺陷予以遮蓋,并對一控制芯片提供及接收數據。該控制芯片包括一用以接收指令及地址信號的解碼部件,以及一與該解碼部件連通的列地址比較器。該控制芯片還包括一行地址比較器,其與該解碼部件及一接收來自該列地址比較器以及該行地址比較器的命中信號的命中檢查部件連通。該控制芯片還包括一寄存器,用以接收來自命中檢查部件的信號,以對一處理系統提供及接收數據。
文檔編號G06F12/02GK1383065SQ0111742
公開日2002年12月4日 申請日期2001年4月27日 優先權日2001年4月27日
發明者馬正焜 申請人:馬正焜