專利名稱：：用于具有多個時鐘范圍的系統(tǒng)的數(shù)據(jù)傳送裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及在具有多個不同的頻率的多個時鐘的系統(tǒng)之間傳送數(shù)據(jù)。通常，數(shù)字系統(tǒng)要求在不同的時鐘頻率工作和從公用數(shù)據(jù)總線接收控制信息的子裝置。如果不同的子裝置使用它的相應(yīng)的時鐘而不是公共總線時鐘捕獲分配的控制信息，則存在著潛在的差錯。即，從一個時鐘范圍到另外的時鐘范圍傳送數(shù)字數(shù)據(jù)遭受亞穩(wěn)定性的影響。典型地，已知的系統(tǒng)使用緩沖存儲器和／或適應(yīng)一個或者兩個時鐘范圍時鐘的相位以避免這種亞穩(wěn)定性。這種方法的一個例子在美國專利No．5，548，620中描述。在這個示例的系統(tǒng)中，在相應(yīng)的時鐘范圍接口，通過在第一范圍的輸出的一個主和一個從屬觸發(fā)器以及在第二范圍的輸入的一個主和一個從屬觸發(fā)器同步數(shù)據(jù)。第一范圍的主觸發(fā)器是由第一范圍時鐘同步的。第二范圍中的從屬觸發(fā)器是由第二范圍時鐘同步的。在第一范圍中的從屬觸發(fā)器和在第二范圍中的主觸發(fā)器二者是由分別不同的時鐘同步，即在鎖相環(huán)電路中產(chǎn)生的。使用這個方法到時鐘范圍之間的數(shù)據(jù)的接口可能變得復(fù)雜和昂貴，如果包括多個時鐘范圍的話。因此需要數(shù)據(jù)接口的一個簡單的方法，以便避免具有多個時鐘范圍的數(shù)字裝置中的亞穩(wěn)定性。本發(fā)明針對用于提供時鐘范圍之間的數(shù)據(jù)接口的時鐘范圍接口電路。這個電路包括在第一時鐘范圍的輸出第一鎖存器，和在第二時鐘范圍的輸入的第二鎖存器。第一和第二鎖存器是由他們的相應(yīng)的范圍時鐘同步的。施加相應(yīng)時鐘的邏輯功能的起動信號，起動第一和第二鎖存器之一。在附圖中圖1是具有多個時鐘范圍的一個示例的數(shù)字處理系統(tǒng)的方框圖。圖2是多個示例的時鐘信號的波形圖，它可能是在一個特定的數(shù)字處理系統(tǒng)諸如圖1的系統(tǒng)中要求的。圖3-6是用于在不同的時鐘范圍之間的接口的數(shù)據(jù)接口裝置的方框圖。圖7是在圖3-6中使用的類型的示例的啟用數(shù)據(jù)鎖存器的示意圖。圖8是參見該范圍時鐘典型的起動信號的波形圖。圖9，10和12是示例的起動信號產(chǎn)生電路的示意圖。圖11是理解圖10電路的工作有用的信號波形圖。圖1是一個接口集成電路，在定義本發(fā)明的環(huán)境中是有用的，但不是限定性的。本發(fā)明可以在任何集成電路(IC)或者其它接近地封裝的電路例如多片IC封裝或者混合多個時鐘范圍的混合的IC封裝中實踐。另外的例子可能包括用于多媒體處理的多處理器IC，多信道數(shù)字音頻處理／編輯IC和系統(tǒng)，僅僅列舉幾個。圖1說明用于多平臺電視系統(tǒng)的接口或者鏈路IC。配置這個IC同時地數(shù)字處理以不同格式接收的多個電視信號。相應(yīng)的處理器以虛線限定。配置以虛線10限定的電路以便處理數(shù)字直接廣播衛(wèi)星信號。這個電路包括兩個模擬／數(shù)字變換器，用于處理來自衛(wèi)星調(diào)諧器的正交信號，一個數(shù)字解調(diào)器和糾錯電路。在這個電路內(nèi)的相應(yīng)的單元可以要求不同的同步信號，例如18MHz，54MHz和27MHz時鐘信號，因此可以包含多個時鐘范圍。來自微處理器接口的不同的控制信號可以耦合到這些時鐘范圍之一。由虛線20限定的第二處理塊接收和處理高清晰度數(shù)字信號，諸如可以根據(jù)大聯(lián)盟(GrandAlliance)協(xié)議發(fā)送。這個電路包括至少一個模擬／數(shù)字變換器，一個數(shù)字解調(diào)器，一個均衡器／相位跟蹤儀和糾錯電路。這些單元可以要求不同的同步信號，例如108MHz，54MHz和27MHz時鐘信號，因此可以包含另外的多個時鐘范圍。第三，該IC包括由虛線31限定的NTSC信號處理器。這個電路包括模擬／數(shù)字變換器，濾波器電路和數(shù)字色彩解碼器。這些單元可以要求不同的同步信號，例如18MHz，36MHz和27MHz時鐘信號，表示另外的多個時鐘范圍。每一個相應(yīng)的較大的電路塊包括多個時鐘范圍。但是提供控制數(shù)據(jù)給每一個時鐘范圍中的電路是不太可能的。要求來自該微處理器的控制數(shù)據(jù)來自一個以上的范圍以及在不同的范圍之間傳送控制數(shù)據(jù)是可能的。名義上相應(yīng)的同步信號是由包括一個鎖相環(huán)12的通用時鐘產(chǎn)生電路提供的，以便開發(fā)主時鐘信號和一個發(fā)生器14，響應(yīng)主時鐘信號，提供不同頻率的多個時鐘信號。在示例的IC中，主時鐘是108MHz，和另外的時鐘信號為18，27，36和54MHz。圖2說明這些時鐘信號的示例的定時關(guān)系。這些特定的時鐘信號是彼此鎖相的并且都是9MHz的簡單倍數(shù)。必須理解，在相似的或者不同的IC中可能使用從所示的廣泛地發(fā)散的多個時鐘信號，并且本發(fā)明將應(yīng)用到這些。進行兩個假設(shè)。第一是在時鐘范圍之間傳送的數(shù)據(jù)在該時鐘頻率不改變，即數(shù)據(jù)速率比在給定的時鐘范圍接口的較慢的時鐘速率更慢。其次，在不同的范圍中的時鐘信號是互相鎖相的。假定在任何范圍接口輸出數(shù)據(jù)隨著輸出時鐘瞬變的上升沿改變，以及數(shù)據(jù)是在輸入時鐘瞬變的上升沿捕獲的。在此情況下可以通過檢查圖2的示例的波形確定定時余量。在圖2中，所有的時鐘信號在指定的A點具有上升瞬變。因此在所有的范圍之間有一個零定時余量和高似然性，如果數(shù)據(jù)是在這些情況下傳送的，可能發(fā)生數(shù)據(jù)差錯。考慮在18和27MHz時鐘范圍之間的點B的定時余量。在點B，27MHz范圍展現(xiàn)上升瞬變，在18MHz時鐘的下一個上升瞬變之前出現(xiàn)2周期的108MHz時鐘(或18．5ns)。這代表18．5ns的定時余量。可以類似地確定在另外的相應(yīng)的時鐘之間數(shù)據(jù)傳送的定時余量。表1給出代表定時余量取樣的列表。表1<tablesid="table1"num="001"><table>輸入時鐘MHz輸出時鐘MHz在A點的余量ns在B點的余量ns在C點的余量ns2718018．537．02736018．59．31827037．018．5362709．318．5</table></tables>表1表示在時間B和C的瞬變提供在圖1的示例的系統(tǒng)中要求的領(lǐng)域傳送的所有的四個轉(zhuǎn)換的適當?shù)亩〞r余量。在B瞬變提供總線輸入寄存器(輸入時鐘=27MHz)，而在C瞬變?yōu)檩敵黾拇嫫魈峁└玫挠嗔?輸出時鐘=27MHz)。對于系統(tǒng)，使用通用的起動信號，它可能需要選擇為所有的數(shù)據(jù)范圍傳送的一個通用瞬變，例如瞬變B。圖8說明示例的起動脈沖定時，其中在18MHz，27MHz和36MHz時鐘范圍之間出現(xiàn)數(shù)據(jù)傳送。將認識到，如果該數(shù)據(jù)與該起動脈沖不同步，每個數(shù)據(jù)字必須提供用于至少兩個周期的18MHz時鐘以便確保數(shù)據(jù)傳送。如果數(shù)據(jù)字持續(xù)時間較小，它在起動信號脈沖之間可能出現(xiàn)一個丟失。假定一個系統(tǒng)包括圖8的起動脈沖。圖3-6示出在相應(yīng)的時鐘范圍之間傳送數(shù)據(jù)的相應(yīng)的電路。圖3說明用于傳送27MHz時鐘范圍到18MHz時鐘范圍的數(shù)據(jù)的電路。該電路包括一個啟動數(shù)據(jù)鎖存器30和一個簡單的數(shù)據(jù)鎖存器32。存儲或者鎖存數(shù)據(jù)到與相應(yīng)的時鐘信號的正向轉(zhuǎn)變一致的相應(yīng)的鎖存器中。參見圖9，示出用于啟動數(shù)據(jù)鎖存器30的示例的電路。這個啟動數(shù)據(jù)鎖存器包括簡單的數(shù)據(jù)鎖存器92和多路復(fù)用器90。連接該多路復(fù)用器以便在起動脈沖為低電平時反饋數(shù)據(jù)鎖存器92的輸出和在起動脈沖是高時輸入新數(shù)據(jù)給該數(shù)據(jù)鎖存器92。在時鐘信號正轉(zhuǎn)變期間，僅僅在啟動信號是高邏輯狀態(tài)時新數(shù)據(jù)裝入到該鎖存器。存儲裝入到該數(shù)據(jù)鎖存器92的新數(shù)據(jù)，直到該起動脈沖和時鐘脈沖的正轉(zhuǎn)變符合為止。參見圖8，當27MHz時鐘呈現(xiàn)正轉(zhuǎn)變和啟動是高時，新數(shù)據(jù)可以在指定的時間30T裝入到該啟動數(shù)據(jù)鎖存器30。這個數(shù)據(jù)將保持在啟動數(shù)據(jù)鎖存器30中，直到至少下一次出現(xiàn)指定的時間30T為止。在27MHz時鐘范圍的輸出，裝入啟動數(shù)據(jù)鎖存器30的新數(shù)據(jù)將在時間30T之后、在18MHz時鐘的下一個正變期間裝入到數(shù)據(jù)鎖存器32。這個轉(zhuǎn)變在圖8中指定為32T。將認識到，在時鐘范圍之間存在用于傳送的全半周的27MHz時鐘定時余量。圖4說明用于傳送27MHz時鐘范圍到36MHz時鐘范圍的數(shù)據(jù)的電路。該電路包括啟動數(shù)據(jù)鎖存器40和簡單的數(shù)據(jù)鎖存器42。啟動數(shù)據(jù)鎖存器40在設(shè)計上類似于啟動數(shù)據(jù)鎖存器30。參見圖8，當27MHz時鐘呈現(xiàn)正的轉(zhuǎn)變和該啟動信號是高時，新數(shù)據(jù)可以在指定的時間30T裝入到該啟動數(shù)據(jù)鎖存器40。這個數(shù)據(jù)將保持在啟動數(shù)據(jù)鎖存器40中，直到至少下一次出現(xiàn)指定的時間30T為止。在27MHz時鐘范圍的輸出，裝入啟動數(shù)據(jù)鎖存器30的新數(shù)據(jù)將在時間30T之后、在36MHz時鐘的下一個正變期間裝入到數(shù)據(jù)鎖存器42。這在圖8中的時間32T出現(xiàn)。利用圖3電路，有用于在時鐘范圍之間傳送的27MHz時鐘定時余量的一個全半周。圖5說明用于傳送18MHz時鐘范圍到27MHz時鐘范圍的數(shù)據(jù)的電路。該電路包括數(shù)據(jù)鎖存器50和啟動數(shù)據(jù)鎖存器52。啟動數(shù)據(jù)鎖存器52在設(shè)計上類似于啟動數(shù)據(jù)鎖存器30。參見圖8，在18MHz時鐘的所有的正轉(zhuǎn)變時新數(shù)據(jù)可以裝入到該數(shù)據(jù)鎖存器50。這個數(shù)據(jù)將保持在數(shù)據(jù)鎖存器50中，直到至少18MHz時鐘的下一個正轉(zhuǎn)變?yōu)橹?，但是在這個例子中記住，數(shù)據(jù)字持續(xù)時間必須是至少18MHz時鐘的兩個周期。假定新數(shù)據(jù)是在18MHz時鐘范圍的輸出、在時間50T裝入數(shù)據(jù)鎖存器50中。在該起動脈沖是高電平時27MHz時鐘的下一個正的轉(zhuǎn)變期間，在27MHz時鐘范圍的輸入，這個數(shù)據(jù)裝入到啟動數(shù)據(jù)鎖存器52。這在圖8中的時間30T出現(xiàn)。在時鐘范圍之間用于這個傳送的定時余量幾乎是27MHz時鐘的一個全周期。圖6說明用于傳送36MHz時鐘范圍到27MHz時鐘范圍的數(shù)據(jù)的電路。該電路包括數(shù)據(jù)鎖存器60和啟動數(shù)據(jù)鎖存器62。啟動數(shù)據(jù)鎖存器62在設(shè)計上類似于啟動數(shù)據(jù)鎖存器30。參見圖8，在36MHz時鐘的所有的正轉(zhuǎn)變時新數(shù)據(jù)可以裝入到該數(shù)據(jù)鎖存器60。這個數(shù)據(jù)將保持在數(shù)據(jù)鎖存器60中，直到至少36MHz時鐘的下一個正轉(zhuǎn)變?yōu)橹?，但是在這個例子中記住，數(shù)據(jù)字持續(xù)時間必須是至少18MHz時鐘的兩個周期。假定新數(shù)據(jù)是在36MHz時鐘范圍的輸出、在時間60T裝入數(shù)據(jù)鎖存器60中。在該起動脈沖是高電平時27MHz時鐘的下一個正的轉(zhuǎn)變期間，在27MHz時鐘范圍的輸入，這個數(shù)據(jù)裝入到啟動數(shù)據(jù)鎖存器62。這在圖8中的時間30T出現(xiàn)。在時鐘范圍之間用于這個傳送的定時余量是108MHz時鐘的一個全周期。在圖3和4中，由于反饋機構(gòu)和該脈沖序列，數(shù)據(jù)保持在輸入鎖存器30和40中至少一個起動脈沖周期。輸出鎖存器32和42可能連續(xù)地同步，但是在其中的數(shù)據(jù)在一個啟動周期的持續(xù)時間將不改變，因為到這些鎖存器的輸入在一個啟動周期期間不變化。在圖5和6中，在相應(yīng)的輸入鎖存器50和60中的數(shù)據(jù)可以隨著相應(yīng)的時鐘信號的連續(xù)的正轉(zhuǎn)變而改變。但是，由于啟動數(shù)據(jù)鎖存器的反饋操作，在相應(yīng)的輸出鎖存器52和62中的數(shù)據(jù)在啟動周期的整段時期內(nèi)保持恒定。圖9示出產(chǎn)生該啟動信號的示例的電路。在圖9中，18MHz，27MHz，36MHz和54MHz時鐘信號在邏輯上加上以便產(chǎn)生在時間50T出現(xiàn)的復(fù)位脈沖。這個復(fù)位脈沖加到計數(shù)器70，該計數(shù)器70安排用于計數(shù)108MHz時鐘信號的補碼的脈沖。計數(shù)器70提供一個脈沖，它的持續(xù)時間是108MHz時鐘的4周期，和它在復(fù)位脈沖之后的108MHz時鐘的負轉(zhuǎn)變開始；即，時間50T之后的108MHz時鐘的半周期。圖10示出啟動信號發(fā)生器的第二實施例。圖11表示由圖10中的相應(yīng)的單元輸出的有關(guān)的波形。在這個實施例中，在電路102中18MHz時鐘除以二以便產(chǎn)生延遲的108MHz時鐘的半周期和具有等于啟動周期的持續(xù)時間的循環(huán)時間的一個方波(在圖11中表示18／2)。這個信號的補碼與108MHz時鐘信號的補碼在邏輯上相加(104)以便提供一個選通時鐘信號(GATEDCK)。該選通時鐘的第一脈沖出現(xiàn)時間50T之后的108MHz時鐘信號的半周期。選通時鐘加到除8電路106。在選通時鐘的四個脈沖之后，除8電路的輸出成為高并且在該選通時鐘脈沖的整段時期內(nèi)繼續(xù)高。18／2信號加到除8電路106的復(fù)位輸入，并且使得除8電路輸出以便復(fù)位低，與該18／2信號的正的部分一致。18／2信號的補碼與在“與”電路108中的除8電路106來的該信號的補碼在邏輯上相加以便提供起動信號。圖12表示第三可選的啟動信號產(chǎn)生電路。這個電路是從可得到的時鐘信號的簡單的邏輯操作得到的，邏輯設(shè)計的本領(lǐng)域的技術(shù)人員容易理解它。產(chǎn)生該啟動信號的一般的圖形方法是描畫具有至少包括的時鐘周期的最小公倍數(shù)的一個全周期的有關(guān)的時鐘信號的時序圖。檢查每個輸出范圍時鐘的上升沿以便確定輸入范圍時鐘的任何上升沿是否是不可接受地接近。以在所有的區(qū)域中的低邏輯電平描畫該啟動信號，其沿是不可接受地接近和否則是高電平。隨后它通?？赡墚a(chǎn)生一個啟動信號，即不同的鐘信號的超集(superset)(例如邏輯＂與＂)。另外，一旦建立該啟動信號的定時，一種狀．態(tài)機可以被編程以便產(chǎn)生該啟動信號。注意，“不可接受地接近”沿是由在輸入和輸出時鐘之間最壞情況抖動／相位變化分析，考慮有關(guān)的接口電路的物理位置確定的。權(quán)利要求1．用于接口數(shù)據(jù)到多個不同的時鐘范圍的接口裝置，其中在不同的范圍中的時鐘信號鎖相在一起并且相應(yīng)各時鐘信號具有不同頻率，和接口數(shù)據(jù)的數(shù)據(jù)速率比最慢范圍時鐘的時鐘速率更慢，所述接口裝置特征在于耦合在相應(yīng)時鐘范圍之間的多個級聯(lián)的第一和第二鎖存器(30，32；40，42；50，52；60，62)，所述第一和第二鎖存器之一是時鐘數(shù)據(jù)鎖存器(32；42；50；60)，而其它的所述第一和第二鎖存器是時鐘與啟動數(shù)據(jù)鎖存器(30；40；52；62)，相應(yīng)的時鐘數(shù)據(jù)鎖存器具有一個數(shù)據(jù)和一個時鐘輸入連接點和數(shù)據(jù)輸出連接點，并且相應(yīng)的時鐘和啟動數(shù)據(jù)鎖存器各具有一個時鐘和一個啟動輸入連接點以及一個數(shù)據(jù)輸出連接點；具有輸出連接點、提供相應(yīng)范圍時鐘信號的一個定時發(fā)生器(14)，其中提供一個數(shù)據(jù)信號領(lǐng)域的一個范圍時鐘信號加到鎖存器相應(yīng)的級聯(lián)組的第一鎖存器的時鐘輸入連接點，和接收所述數(shù)據(jù)信號的一個范圍的范圍時鐘信號加到鎖存器相應(yīng)的級聯(lián)組的第二鎖存器；所述定時發(fā)生器提供鎖相到所說范圍時鐘信號，的通用啟動信號(12)給所說通用啟動信號加到鎖存器的級聯(lián)組的每個組的所述第一和第二鎖存器之一的啟動輸入信號的輸入端。2．根據(jù)權(quán)利要求1的接口裝置，其特征在于相應(yīng)的時鐘和啟動數(shù)據(jù)鎖存器包括具有輸入，輸出和時鐘連接點的一個時鐘數(shù)據(jù)鎖存器；一個多路復(fù)用器，具有耦合到所述時鐘數(shù)據(jù)鎖存器的輸入連接點的一個輸出端；連接到所述時鐘數(shù)據(jù)鎖存器的輸出連接點的第一輸入連接點，用于接收數(shù)據(jù)信號的第二輸入連接點和連接到所述啟動信號的控制輸入端；和其中該時鐘數(shù)據(jù)鎖存器的輸出連接點提供時鐘和啟動數(shù)據(jù)鎖存器的輸出信號，和該多路復(fù)用器的第二輸入連接點是該時鐘和啟動數(shù)據(jù)鎖存器的輸入連接點。3．根據(jù)權(quán)利要求1的接口裝置，安排用于接口從27MHz時鐘范圍到36MHz時鐘范圍的數(shù)據(jù)，其特征在于在所說級聯(lián)中的所說第一鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到27MHz時鐘信號的它的時鐘輸入連接點，和所述級聯(lián)的所述第二鎖存器是一個時鐘數(shù)據(jù)鎖存器，具有連接到36MHz時鐘信號的其時鐘輸入連接點。4．根據(jù)權(quán)利要求1的接口裝置，安排用于接口從27MHz時鐘范圍到18MHz時鐘范圍的數(shù)據(jù)，其特征在于在所說級聯(lián)中的所說第一鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到27MHz時鐘信號的其時鐘輸入連接點，和所述級聯(lián)的所述第二鎖存器是一個時鐘數(shù)據(jù)鎖存器，具有連接到18MHz時鐘信號的其時鐘輸入連接點。5．根據(jù)權(quán)利要求1的接口裝置，安排用于接口從18MHz時鐘范圍到27MHz時鐘范圍的數(shù)據(jù)，其特征在于在所說級聯(lián)中的所說第一鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到18MHz時鐘信號的其時鐘輸入連接點，和所述級聯(lián)的所述第二鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到27MHz時鐘信號的其時鐘輸入連接點。6．根據(jù)權(quán)利要求1的接口裝置，安排用于接口從27MHz時鐘范圍到27MHz時鐘范圍的數(shù)據(jù)，其特征在于在所說級聯(lián)中的所說第一鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到27MHz時鐘信號的其時鐘輸入連接點，和所述級聯(lián)的所述第二鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到27MHz時鐘信號的其時鐘輸入連接點。7．根據(jù)權(quán)利要求6的接口裝置，另外的特征在于安排用于接口從27MHz時鐘范圍到36MHz時鐘范圍數(shù)據(jù)的接口裝置，其中在所說級聯(lián)中的所說第一鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到27MHz時鐘信號的其時鐘輸入連接點，和所述級聯(lián)的所述第二鎖存器是一個時鐘數(shù)據(jù)鎖存器，具有連接到36MHz時鐘信號的它的時鐘輸入連接。8．根據(jù)權(quán)利要求4的接口裝置，進一步特征用于具有第三和第四級聯(lián)的鎖存器的另一個接口裝置，安排用于接口從27MHz時鐘范圍到36MHz時鐘范圍的數(shù)據(jù)，其中在所述級聯(lián)的所說第三鎖存器是一個時鐘和啟動數(shù)據(jù)鎖存器，具有連接到27MHz時鐘信號的其時鐘輸入連接點，和所述級聯(lián)的所述第四鎖存器是一個時鐘數(shù)據(jù)鎖存器，具有連接到36MHz時鐘信號的其時鐘輸入連接點。全文摘要用于接口多個不同的時鐘范圍的數(shù)據(jù)的接口裝置(10,20,31),其中在不同范圍中的時鐘信號被鎖相(12)在一起,并且相應(yīng)的時鐘信號具有不同的頻率,包括耦合在相應(yīng)的時鐘范圍之間多個級聯(lián)的第一和第二鎖存器。該鎖存器之一是時鐘數(shù)據(jù)鎖存器(32),而另一個鎖存器是時鐘和啟動數(shù)據(jù)鎖存器(30)。定時發(fā)生器(14)提供相應(yīng)范圍的時鐘信號,其中提供數(shù)據(jù)信號的范圍的范圍時鐘信號加到鎖存器的相應(yīng)級聯(lián)組的第一鎖存器的時鐘輸入連接,和接收所述數(shù)據(jù)信號的范圍的范圍時鐘信號加到第二鎖存器。文檔編號G06F1/12GK1281306SQ0012014公開日2001年1月24日申請日期2000年7月18日優(yōu)先權(quán)日1999年7月19日發(fā)明者馬克·F·拉姆賴克,戴維·L·阿爾比恩申請人:湯姆森特許公司