一種自適應校準采樣直流偏置的fpga及智能控制裝置的制造方法
【專利摘要】本實用新型提供一種自適應校準采樣直流偏置的FPGA及智能控制裝置，包括第一、第二、第三運算器和邏輯位移器；第一運算器為減法運算器，其第一輸入端與第二運算器的輸出端及第三運算器的第一輸入端均相連，第二輸入端與邏輯位移器的輸出端相連，輸出端與第二運算器的第一輸入端相連；第二運算器為加法運算器，其第二輸入端與ADC相連，輸出端與邏輯位移器的輸入端相連；第三運算器為減法運算器，其第二輸入端與ADC相連，輸出端與外部的DSP芯片相連；邏輯位移器通過數據連線的偏移排列實現二進制數位移，且二進制數位移位數由ADC的采樣頻率決定。實施本實用新型，可自適應校準采樣結果的直流偏置，省時省力，具有擴展性且利用工業批量生產。
【專利說明】
一種自適應校準采樣直流偏置的FPGA及智能控制裝置
技術領域
[0001] 本實用新型涉及電力系統裝置智能化控制技術領域，尤其涉及一種自適應校準采 樣直流偏置的FPGA及智能控制裝置。
【背景技術】
[0002] 電力系統智能控制裝置(如電能質量治理裝置、諧波治理裝置)需配置采樣設備對 目標電能參數及輸出的電能參數進行采樣，作為控制算法的基礎和來源。然而，電能參數通 常為幾百伏特甚至到一萬伏特的高等級電壓，智能控制裝置卻能夠直接處理的電壓等級一 般為5伏特到10伏特左右。
[0003] 因此，如圖1所示，原始的電能參數信號（即高壓信號）需經一級或多級PT/CT轉換 成低壓采樣信號后，再通過霍爾測量元件轉換成ADC(數模轉換器)采樣芯片或板卡所能處 理的電壓信號。在FPGA芯片控制下，ADC采樣芯片完成采樣過程，并將采樣到的電壓信號交 由FPGA芯片，進一步輸出給智能控制裝置的核心處理器DSP進行計算。
[0004]在上述轉換和采樣過程中，如果霍爾測量元件的供電電壓供給不平衡或ADC芯片 的參考電壓不平衡，就會使得采樣結果出現直流偏置。一旦直流偏置疊加在電力系統的工 頻50Hz之上，會給后續的控制算法帶來非常不利的影響，例如過零點檢測的相位偏差、有效 值計算的偏移以及諧波分量計算的頻譜分布錯誤等等。
[0005] 為了解決上述轉換和采樣過程中存在的問題，通常使用標準信號源進行校準的方 法。該方法為采用信號源輸送一個標準的工頻電壓信號，然后統計分析最終得到的數字化 信號，并待提取出直流分量后，手動調校采樣器件的供電電壓平衡和ADC芯片的參考電壓平 衡，或者在數字化以后的信號中，通過數字式的校正系數在原始的采樣數值基礎上減去校 準計算得到的直流校正系數，獲得沒有直流偏置的采樣結果，但是該方法的缺點在于:一、 需要過多的人工干預，費時費力;二、不具有擴展性，不利于工業批量生產。 【實用新型內容】
[0006] 本實用新型實施例所要解決的技術問題在于，提供一種自適應校準采樣直流偏置 的FPGA及智能控制裝置，可自適應校準采樣結果的直流偏置，省時省力，具有擴展性且利用 工業批量生產。
[0007] 為了解決上述技術問題，本實用新型實施例提供了一種自適應校準采樣直流偏置 的FPGA，其與ADC采樣芯片相配合，所述FPGA包括第一運算器、第二運算器、第三運算器以及 邏輯位移器;其中，
[0008] 所述第一運算器、第二運算器及第三運算器均具有兩個輸入端和一個輸出端；
[0009] 所述第一運算器為減法運算器，其第一輸入端與所述第二運算器的輸出端及所述 第三運算器的第一輸入端均相連，第二輸入端與所述邏輯位移器的輸出端相連，輸出端與 所述第二運算器的第一輸入端相連；
[0010] 所述第二運算器為加法運算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 所述邏輯位移器的輸入端相連；
[0011] 所述第三運算器為減法運算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 外部的DSP芯片相連；
[0012] 所述邏輯位移器通過數據連線的偏移排列實現二進制數位移;其中，所述二進制 數位移位數由所述ADC采樣芯片的采樣頻率決定；
[0013] 其中，所述FPGA還包括寄存器，所述寄存器位于所述第二運算器的輸出端及所述 第三運算器的第一輸入端之間，還與所述第一運算器的第一輸入端及所述邏輯位移器的輸 入端均相連。
[0014] 其中，當所述ADC采樣芯片的采樣頻率為20kHz時，所述邏輯位移器可實現16位二 進制數右移。
[0015] 本實用新型實施例還提供了一種智能控制裝置，其包括前述的FPGA。
[0016] 實施本實用新型實施例，具有如下有益效果：
[0017] 在本實用新型實施例中，由于FPGA中邏輯位移器的二進制數位移位數由ADC采樣 芯片的采樣頻率決定，可通過第一運算器、第二運算器、第三運算器以及邏輯位移器模擬出 ADC采樣芯片直流偏置并自適應校準，因此省時省力，具有擴展性且利用工業批量生產。
【附圖說明】
[0018] 為了更清楚地說明本實用新型實施例或現有技術中的技術方案，下面將對實施例 或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅 是本實用新型的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前 提下，根據這些附圖獲得其他的附圖仍屬于本實用新型的范疇。
[0019] 圖1為現有技術中自適應校準采樣直流偏置的FPGA的邏輯設計的結構示意圖；
[0020] 圖2為本實用新型實施例一提供的自適應校準采樣直流偏置的FPGA的邏輯設計的 結構示意圖；
[0021 ]圖3為本實用新型實施例一提供的自適應校準采樣直流偏置的FPGA中直流偏置提 取的應用場景圖；
[0022]圖4為本實用新型實施例一提供的自適應校準采樣直流偏置的FPGA中直流偏置校 準的應用場景圖；
[0023]圖中，1-第一運算器，2-第二運算器，3-第三運算器，4-邏輯位移器。
【具體實施方式】
[0024] 為使本實用新型的目的、技術方案和優點更加清楚，下面將結合附圖對本實用新 型作進一步地詳細描述。
[0025] 發明人發現，智能控制裝置轉換和采樣過程中，可利用FPGA的硬件計算能力，在 ADC采樣結果傳送到DSP之前，對其進行消除直流偏置處理。因此，提出在FPGA上構造一個等 同于低通數字式濾波器的電路來提取直流分量，以某一截止頻率進行濾波，得到滿足電力 系統設計條件的濾波結果，然后進行下一步的校準處理。
[0026]該電路低通濾波器的原理為在ADC采樣結果輸入的數值序列x上，進行公式（1)的 迭代計算，得到直流分量的序列y:
[0027] y(n)=ax(n)+(l-a)y(n-i) (1)
[0028] 式（1)中，a為濾波系數，其與截止頻率fQ的關系為： .其中，t s和fs ， 分別為ADC采樣芯片的采樣周期和采樣頻率。
[0029]直流分量y得到以后，采用公式(2)做一次減法，得到ADC采樣結果輸入數值序列x 中的交流分量z，即得到沒有直流偏置的采樣結果：
[0030] Z(n)=X(n)-y(n) (2)
[0031] 由于濾波系數a為小數，經轉換為整數后，可確定出采樣結果的精度，并根據采樣 結果的精度利用FPGA的計算能力進行直流偏置自適應校準的實現。
[0032]以ADC采樣芯片的采樣頻率fs = 20kHz，采樣周期ts = 0.5ms為例，設計出截止頻率 fo = 0 ? 1Hz，得到濾波系數 a = 〇 .000031415926;
[0033]濾波系數a需要首先近似轉換成整數為^ ，由變換后的 濾波系數a可知，ADC采樣芯片的精度為16位；
[0034]因此，公式（1)可轉變成公式(3):
[0036] 并進一步將公式(3)改寫成FPGA硬件計算所能夠表達的計算公式(4): f = (/ -(/? 15)) + .v ,,
[0037] , . (4) y-t? 15
[0038]式⑷中，運算符"+"表示無符號的加法，在硬件電路中可以用運算器ADDER實現； 運算符表示無符號的減法，在硬件電路中使用運算器ADDER實現;運算符"》"表示二進制 右移，在硬件電路中通過數據連線的偏移排列實現。
[0039]綜上所述，如圖2所示，為本實用新型實施例一中，發明人提供的一種自適應校準 采樣直流偏置的FPGA，其與ADC采樣芯片（未圖示）相配合，FPGA包括第一運算器1、第二運 算器2、第三運算器3以及邏輯位移器4;其中，
[0040] 第一運算器1、第二運算器2及第三運算器3均具有兩個輸入端和一個輸出端；
[0041] 第一運算器1為減法運算器，其第一輸入端與第二運算器2的輸出端及第三運算器 3的第一輸入端均相連，第二輸入端與邏輯位移器4的輸出端相連，輸出端與第二運算器2的 第一輸入端相連；
[0042] 第二運算器2為加法運算器，其第二輸入端與ADC采樣芯片相連，輸出端與邏輯位 移器4的輸入端相連；
[0043]第三運算器3為減法運算器，其第二輸入端與ADC采樣芯片相連，輸出端與外部的 DSP芯片(未圖示)相連；
[0044]邏輯位移器4通過數據連線的偏移排列實現二進制數位移;其中，二進制數位移位 數由ADC采樣芯片的采樣頻率決定。
[0045]應當說明的是，FPGA構建的截止頻率fo根據ADC采樣芯片的實際采樣頻率fs進行設 計，當ADC采樣芯片的實際采樣頻率為固定值時，則FPGA構建的截止頻率也為固定值，從而 可以得到濾波系數a，進一步推導出ADC采樣結果的精度，而邏輯位移器4二進制數位移的位 數由上述ADC采樣結果的精度決定，因此邏輯位移器4二進制數位移由ADC采樣芯片的采樣 頻率決定。
[0046]以ADC采樣芯片的采樣頻率fs = 20kHz，采樣周期ts = 0.5ms為例，邏輯位移器4可實 現16位二進制數右移。
[0047] 更進一步的，FPGA還包括寄存器5,寄存器5位于第二運算器2的輸出端及第三運算 器3的第一輸入端之間，還與第一運算器1的第一輸入端及邏輯位移器4的輸入端均相連。
[0048] 如圖3和圖4所示，對本實用新型實施例一中的自適應校準采樣直流偏置的FPGA的 應用場景做進一步說明：
[0049] 圖3中，直流分量計算中間結果t由寄存器mean_reg保存，運算器AddO完成公式(4) 中的減法運算，計算得到t-(t>>15)，并將計算結果送到運算器Addl作為第一個輸入； ADC采樣芯片輸入的數據x從sample端口進入運算電路，作為運算器Addl的一個輸入;運算 器Addl完成公式(4)中的加號算符，計算得到t-(t> >15)+x，結果傳送到寄存器mean_reg 完成對中間結果t的更新。
[0050] 圖4中，直流分量y提取完成以后，校準以后的結果ycipt = x-y可以在直流分量的基 礎上再進行一次數學運算得到，通過端口 acresult完成輸出。
[0051] 相對于本實用新型實施例一，本實用新型實施例二提供了一種智能控制裝置，該 智能控制裝置包括本實用新型實施例一的自適應校準采樣直流偏置的FPGA，具有與本實用 新型實施例一中自適應校準采樣直流偏置的FPGA相同構造及連接關系，因此在此不再一一 贅述。
[0052]實施本實用新型實施例，具有如下有益效果：
[0053] 在本實用新型實施例中，由于FPGA中邏輯位移器的二進制數位移位數由ADC采樣 芯片的采樣頻率決定，可通過第一運算器、第二運算器、第三運算器以及邏輯位移器模擬出 ADC采樣芯片直流偏置并自適應校準，因此省時省力，具有擴展性且利用工業批量生產。 [0054]以上所揭露的僅為本實用新型一種較佳實施例而已，當然不能以此來限定本實用 新型之權利范圍，因此依本實用新型權利要求所作的等同變化，仍屬本實用新型所涵蓋的 范圍。
【主權項】
1. 一種自適應校準采樣直流偏置的FPGA，其特征在于，其與ADC采樣芯片相配合，所述 FPGA包括第一運算器(1 )、第二運算器(2)、第三運算器(3)，以及邏輯位移器(4);其中， 所述第一運算器（1)、第二運算器（2)及第三運算器(3)均具有兩個輸入端和一個輸出 端； 所述第一運算器（1)為減法運算器，其第一輸入端與所述第二運算器(2)的輸出端及所 述第三運算器(3)的第一輸入端均相連，第二輸入端與所述邏輯位移器(4)的輸出端相連， 輸出端與所述第二運算器(2)的第一輸入端相連； 所述第二運算器(2)為加法運算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 所述邏輯位移器(4)的輸入端相連； 所述第三運算器(3)為減法運算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 外部的DSP芯片相連； 所述邏輯位移器(4)通過數據連線的偏移排列實現二進制數位移;其中，所述二進制數 位移位數由所述ADC采樣芯片的采樣頻率決定； 其中，所述FPGA還包括寄存器(5)，所述寄存器(5)位于所述第二運算器(2)的輸出端及 所述第三運算器(3)的第一輸入端之間，還與所述第一運算器（1)的第一輸入端及所述邏輯 位移器(4)的輸入端均相連。2. 如權利要求1所述的FPGA，其特征在于，當所述ADC采樣芯片的采樣頻率為20kHz時， 所述邏輯位移器(4)可實現16位二進制數右移。3. -種智能控制裝置，其特征在于，其包括如權利要求1或2所述的FPGA。
【文檔編號】G05B13/02GK205594336SQ201521114618
【公開日】2016年9月21日
【申請日】2015年12月30日
【發明人】張華贏, 姚森敬, 曹軍威, 袁仲達, 楊潔
【申請人】深圳供電局有限公司, 清華大學