一種無運放超低溫漂的帶隙基準電路的制作方法
【專利摘要】本發明公開一種無運放超低溫漂帶隙基準電路，包括正溫度系數電路、負溫度系數電路和高階補償電路,所述正溫度系數電路包括各自組成共源共柵對的PMOS管M1a與PMOS管M1b、NMOS管M2a與NMOS管M2b、PMOS管M3a與PMOS管M3b、PMOS管M4a與PMOS管M4b、NMOS管M5a與NMOS管M5b、NMOS管M6a與NMOS管M6b，電阻R1、電阻R2、電阻R3、電阻R4，NPN型三極管Q1、NPN型三極管Q2。使用該基準電路大大降低了輸出基準電壓的溫度系數，提高了基準電壓源的輸出基準電壓范圍。
【專利說明】
一種無運放超低溫漂的帶隙基準電路
技術領域
[0001] 本發明涉及一種帶隙基準電路。
【背景技術】
[0002] 帶隙基準是模擬集成電路設計中不可或缺的單元模塊，它為系統提供一個恒定的 直流參考電壓。其溫漂系數是衡量帶隙基準輸出量隨溫度變化的參數，對電路的性能有顯 著的影響。對于高精度的電路而言，具有超低溫度系數高精度的基準源顯得尤為重要，傳統 的利用齊納電壓構成的低階基準電壓源已不能滿足當前需要，且這種不利的是要求電源電 壓較高。
[0003] 近年來，國內外提出了多種不同的高階補償技術來改善基準電路的溫度特性，目 前出現的高階補償技術包括:指數曲線補償技術、分段線性補償技術、基于電阻的高階溫度 特性補償方法等，例如，Ying Cao等提出了利用動態基礎泄露補償技術進行高階補償，使基 準電壓在-40~125°C范圍內溫度系數達到15ppm/°C ;Gong Xiao-feng等利用不同的電阻材 料進行高階溫度補償，電路的溫度變化范圍大，但產生的溫度系數很高;Lei la Koushaeian 等利用電流鏡和運算放大器來減小溫度系數，其溫度系數為4.7ppm/°C; 傳統的帶隙基準電路如圖1所示，其基本原理是將兩個擁有相反溫度系數的電壓以合適的 權重相加，最終獲得具有零溫度系數的基準電壓，其公式是：
，其中，￥^收是晶體管Q2的發射極基極電壓，是和絕對溫度成反比的負溫度系數電壓;R2、R3 是電阻;VT是一階負溫度系數電壓，
，K是玻爾茲曼常數、q是單位電荷電量、T是絕對 溫度。通過精確調整&的比率，可以讓輸出量的溫度系數被完全抵消，從而得到與溫度 無關的電壓。
[0004] 傳統的基準電壓源的缺點在于：由于VBE與溫度不是線性關系，傳統的帶隙基準只 對VBE的一階項進行了補償，而輸出負溫度相關性的V BE高階項并沒有得到補償，從而導致電 路的溫度特性較差，并且基準電壓難以調節，不能達到在實際中廣泛的應用。
[0005] 而對于目前出現的高階補償方法大都采用運算放大器去實現，運算放大器的性能 本身會隨著溫度的變化而降低。同時由于運算放大器產生的失調電壓對帶隙基準的輸出電 壓帶來很大影響，因此，溫度系數依然不能降到很低。
【發明內容】
[0006] 為了解決現有技術存在的不足，本發明的目的是提供一種無運放超低溫漂的帶隙 基準電路。該電路對負溫度系數項的非線性部分進行補償，同時實現輸出基準電壓可調節， 解決溫度系數較大的問題。
[0007] 為實現上述目的，本發明所采用的技術方案是： 一種無運放超低溫漂的帶隙基準電路，包括正溫度系數電路、負溫度系數電路和高階 補償電路，正溫度系數電路用于產生隨溫度變化正相關的電流，負溫度系數電路用于產生 隨溫度變化負相關的負溫度系數電流，高階補償電路是由正負溫度系數電路串聯組成，用 來補償輸出負溫度相關性VBE的高階項，使輸出具有超低溫漂的基準電壓;所述正溫度系數 電路包括各自組成共源共柵對的PMOS管Mia與PMOS管Mlb、NMOS管M2a與NMOS管M2b、PM0S管 M3a與PMOS管M3b、PM0S管M4a與PMOS管M4b、匪0S管M5a與匪0S管M5b、匪0S管M6a與匪0S管 M6b，電阻R1、電阻R2、電阻R3、電阻R4，NPN型三極管Q1、NPN型三極管Q2;PMOS管Mia的源端連 接到電源VDD，PM0S管Mia的漏端與PMOS管Mlb的源端連接，PMOS管Mlb的漏端與電阻R1上端 連接，電阻R1的另一端下端與NM0S管M2a的漏端連接，NM0S管M2a的源端與匪0S管M2b的漏端 連接;PMOS管M3a的源端連接到電源VDD，PM0S管M3a的漏端與PMOS管M3b的源端連接，PMOS管 M3b的漏端與電阻R2上端連接，電阻R2的另一端下端與匪0S管M5a的漏端連接，NM0S管M5a的 源端與NM0S管M5b的漏端連接;PMOS管M4a的源端連接到電源VDD，PM0S管M4a的漏端與PMOS 管M4b的源端連接，PMOS管M4b的漏端與電阻R3上端連接，電阻R3的另一端下端與NMOS管M6a 的漏端連接，匪〇S管M6a的源端與匪OS管M6b的漏端連接;M2b的源端與M6b的源端共同連接 到三極管Q2的集電極上，NMOS管M5b的源端連接到NPN型三極管Q1的集電極，NPN型三極管Q1 的基極與自身集電極連接，NPN型三極管Q2的基極與自身集電極連接，NPN型三極管Q2的發 射極與電阻R4上端連接，NPN型三極管Q1的發射極與電阻R4的另一端下端共同連接到公共 地;PMOS管Mia的柵端、PMOS管M3a的柵端、PMOS管M4a的柵端、PMOS管M7a的柵端共同連接到 PMOS管Mlb的漏端;PMOS管Mlb的柵端、PMOS管M3b的柵端、PMOS管M4b的柵端、PMOS管M7b的柵 端共同連接到NMOS管M2a的漏端;匪0S管M2a的柵端與PMOS管M3b的漏端連接，NMOS管M2b的 柵端與匪0S管M5a的漏端連接;NMOS管M5a的柵端和匪0S管M6a的柵端共同與PMOS管M4b漏端 連接，匪0S管M5b的柵端和匪0S管M6b的柵端共同與匪0S管M6a漏端連接;W0S管M2b的源端 與NMOS管M6b的源端連接。
[0008] 進一步地，所述負溫度系數電路，包括組成共源共柵對的PM0S管M7a與PM0S管M7b， NPN型三極管Q3，電阻R5，NMOS管M8，PMOS管M7a的源端連接到電源VDD，PMOS管M7a的漏端與 PM0S管M7b的源端連接，PM0S管M7b的漏端與NPN型三極管Q3的集電極連接，NPN型三極管Q3 的基極連接到自身的集電極端，NPN型三極管Q3的發射極與電阻R5的上端連接，電阻R5的另 一端下端與匪0S管M8的漏端，匪0S管M8的柵端與自身的漏端連接，匪0S管M8的源端連接到 公共地。
[0009] 進一步地，所述高階補償及輸出電路，包括PNP型三極管Q4，NPN型三極管Q5，NPN型 三極管Q6;電阻R6a、電阻R6b，電阻R7a、電阻R7b，電阻R 8; NM0S管M9，PNP型三極管Q4的發射 極連接到電源VDD，PNP型三極管Q4的基極與自身集電極共同連接到電阻R6a的上端，電阻 R6a的另一端下端連接和電阻R6b的上端共同連接到輸出端Vref上，電阻R6b的另一端下端與 匪0S管M9的漏端、電阻R7a的上端以及電阻R7b的上端連接，匪0S管M9的柵端與NM0S管的柵 端連接；電阻R7a的另一端下端與NPN型三極管Q5的集電極連接，三極管Q5的發射極與電阻 R8的上端連接，電阻R7b的另一端下端與NPN型三極管Q6的集電極連接，三極管Q6的基極與 三極管Q5的基極連接；NM0S管M9的源端、電阻R8的另一端下端以及三極管Q6的發射極共同 連接到公共地。
[0010] 進一步地，所述 PM0S 管 Mla、PM0S 管 M3a、PM0S 管 M4a、PM0S 管 M7a 的寬長比為 N: 1:1: M，對應的 PM0S 管 Mlb、PM0S 管 M3b、PM0S 管 M4b、PM0S 管 M7b 的寬長比為 N: 1:1 :M。
[0011] 本發明的有益效果:使用該基準電路大大降低了輸出基準電壓的溫度系數，提高 了基準電壓源的輸出基準電壓范圍。
【附圖說明】
[0012] 下面結合附圖和【具體實施方式】對本發明作進一步詳細說明： 圖1為現有技術中帶隙基準電路的電路結構圖； 圖2為本發明的電路結構圖。
【具體實施方式】
[0013] 如圖2所示，一種無運放超低溫漂的帶隙基準電路，包括正溫度系數電路、負溫度 系數電路和高階補償電路，正溫度系數電路用于產生隨溫度變化正相關的電流，負溫度系 數電路用于產生隨溫度變化負相關的負溫度系數電流，高階補償電路是由正負溫度系數電 路串聯組成，用來補償輸出負溫度相關性VBE的高階項，使輸出具有超低溫漂的基準電壓。
[0014] 所述正溫度系數電路，包括各自組成共源共柵對的PM0S管Mia與PM0S管Mlb、匪0S 管 M2a 與 NM0S 管 M2b、PM0S 管 M3a 與 PM0S 管 M3b、PM0S 管 M4a 與 PM0S 管 M4b、匪 0S 管 M5a 與匪 0S 管 M5b、NM0S管M6a與NM0S管M6b，電阻R1、電阻R2、電阻R3、電阻R4，NPN型三極管Q1、NPN型三極 管Q2;為提高電流的精度，減小溝道長度調制效應，本發明采用共源共柵(cascode)結構。在 正溫度系數電路中包含一分支偏置電路，所述偏置電路由組成共源共柵結構的第一對偏置 PM0S管Mla/Mlb、偏置電阻R1和組成共源共柵結構的第二對偏置NM0S管M2a/M2b構成。第一 對偏置PM0S管Mla/Mlb與共源共柵電流鏡PM0S管M3a/M3b、M4a/M4b并聯，即柵極對應相連； 偏置電阻R1為PM0S管Ml a/Ml b提供偏置柵壓;共源共柵NM0S管M2a/M2b的偏置柵壓由分壓電 阻R2提供，同時NM0S管M2a/M2b為正溫度系數電路提供負反饋，使A2，B2點電壓更加穩定。分 壓電阻R3為共源共柵電流鏡NM0S管M5a/M5b、M6a/M6b提供偏置柵壓。在A2，B2點電壓相等 下，由分壓電阻R4的作用，三極管Q1的基極-發射極電壓Vbe-qi與三極管Q2基極-發射極電壓 V BE-Q2產生電壓差AVbe。由晶體管的特征知AVbe與絕對溫度成正比，進而產生正溫度系數電 流 AVBE/R4。
[0015] 在共源共柵管的作用下，A1，B1點電壓和A2，B2點電壓分別近似相等，這樣減小了 溝道長度調制效應的影響，減小了輸出基準電流隨電源電壓變化的影響，即提高了輸出基 準電流的電源抑制比(PSRR)。
[0016] 具體的連接如下：PM0S管Mia的源端連接到電源VDD，PM0S管Mia的漏端與PM0S管 Mlb的源端連接，PM0S管Mlb的漏端與電阻R1上端連接，電阻R1的另一端下端與NM0S管M2a的 漏端連接，匪0S管M2a的源端與匪0S管M2b的漏端連接;PM0S管M3a的源端連接到電源VDD， PM0S管M3a的漏端與PM0S管M3b的源端連接，PM0S管M3b的漏端與電阻R2上端連接，電阻R2的 另一端下端與匪0S管M5a的漏端連接，匪0S管M5a的源端與匪0S管M5b的漏端連接;PM0S管 M4a的源端連接到電源VDD，PM0S管M4a的漏端與PM0S管M4b的源端連接，PM0S管M4b的漏端與 電阻R3上端連接，電阻R3的另一端下端與匪0S管M6a的漏端連接，匪0S管M6a的源端與匪0S 管M6b的漏端連接;M2b的源端與M6b的源端共同連接到三極管Q2的集電極上，匪0S管M5b的 源端連接到NPN型三極管Q1的集電極，NPN型三極管Q1的基極與自身集電極連接，NPN型三極 管Q2的基極與自身集電極連接，NPN型三極管Q2的發射極與電阻R4上端連接，NPN型三極管 Q1的發射極與電阻R4的另一端下端共同連接到公共地;PM0S管Mia的柵端、PM0S管M3a的柵 端、PMOS管M4a的柵端、PMOS管M7a的柵端共同連接到PMOS管Mlb的漏端;PMOS管Mlb的柵端、 PM0S管M3b的柵端、PM0S管M4b的柵端、PM0S管M7b的柵端共同連接到NM0S管M2a的漏端;NM0S 管M2a的柵端與PMOS管M3b的漏端連接，匪0S管M2b的柵端與NM0S管M5a的漏端連接;NM0S管 M5a的柵端和NM0S管M6a的柵端共同與PMOS管M4b漏端連接，匪0S管M5b的柵端和NM0S管M6b 的柵端共同與NM0S管M6a漏端連接;NM0S管M2b的源端與NM0S管M6b的源端連接。
[0017] 所述負溫度系數電路，包括組成共源共柵對的PM0S管M7a與PM0S管M7b，NPN型三極 管Q3，電阻R5，MTOS管M8，共源共柵結構的PM0S管M7a/M7b與正溫度系數共源共柵結構的 PM0S管M3a/M3b、M4a/M4b并聯，即柵極相連，源極相連，構成共源共柵結構電流鏡，把產生正 溫度系數的電流成以倍數關系復制出來做負溫度系數補償。其中，Mla、M3a、M4a、M7a的寬長 比（W/L)為 N: 1:1 :M，對應的組13、]\013、]\1413、]\1713的寬長比（1/1)也為11:1:]\1。？]\?)5管11713的漏 端與NPN型三極管Q3的集電極以及Q3的基極相連接，在三極管Q3上產生一個具有負溫度系 數的PN結電壓V BE，三極管Q3的發射極與電阻R5連接，電阻R5的另一端與匪0S管M8的漏極連 接。通過調節電阻R5/R4的比率，使一階正負溫度系數完全抵消，從而得到接近零溫度系數 的基準電流;NM0S管M8的作用是將一階補償之后的基準電流鏡像給下一結構電路做高階補 償。
[0018] 具體的連接如下：PM0S管M7a的源端連接到電源VDD，PM0S管M7a的漏端與PM0S管 M7b的源端連接，PM0S管M7b的漏端與NPN型三極管Q3的集電極連接，NPN型三極管Q3的基極 連接到自身的集電極端，NPN型三極管Q3的發射極與電阻R5的上端連接，電阻R5的另一端下 端與NM0S管M8的漏端，NM0S管M8的柵端與自身的漏端連接，NM0S管M8的源端連接到公共地。 [00 19] 所述高階補償及輸出電路，包括PNP型三極管Q4，NPN型三極管Q5，NPN型三極管Q6; 電阻R6a、電阻R6b，電阻R7a、電阻R7b，電阻R 8 ;NM0S管M9，高階補償支路中的大部分電流是 由NM0S管M9與NM0S管構成的電流鏡復制而來，M8、M9管的寬長比(W/L)為1:K。產生補償高階 項的正溫度系數電路由電阻R7a、R7b、R8及三極管Q5、Q6構成，通過調節電阻R7a與R7b使Q5 集電極和Q6的集電極電流相等。M9與正溫度系數電路并聯后與三極管Q4及電阻R6a、R6b串 聯構成高階補償電路，即具有正負溫度系數的電流相疊加，在這里產生一個與Vbe高階項符 號相反的表達式，來抵消晶體管度特性中非線性的分量達到補償的目的。
[0020] 具體的連接如下:PNP型三極管Q4的發射極連接到電源VDD，PNP型三極管Q4的基極 與自身集電極共同連接到電阻R6a的上端，電阻R6a的另一端下端連接和電阻R6b的上端共 同連接到輸出端V REF上，電阻R6b的另一端下端與NM0S管M9的漏端、電阻R7a的上端以及電阻 R7b的上端連接，NM0S管M9的柵端與NM0S管的柵端連接；電阻R7a的另一端下端與NPN型三極 管Q5的集電極連接，三極管Q5的發射極與電阻R8的上端連接，電阻R7b的另一端下端與NPN 型三極管Q6的集電極連接，三極管Q6的基極與三極管Q5的基極連接；匪0S管M9的源端、電 阻R8的另一端下端以及三極管Q6的發射極共同連接到公共地。
[0021] 以上所述是本發明的優選實施方式而已，當然不能以此來限定本發明之權利范 圍，應當指出，對于本技術領域的普通技術人員來說，對本發明的技術方案進行修改或者等 同替換，都不脫離本發明技術方案的保護范圍。
【主權項】
1. 一種無運放超低溫漂的帶隙基準電路，其特征在于:包括正溫度系數電路、負溫度系 數電路和高階補償電路，正溫度系數電路用于產生隨溫度變化正相關的電流，負溫度系數 電路用于產生隨溫度變化負相關的負溫度系數電流，高階補償電路是由正負溫度系數電路 串聯組成，用來補償輸出負溫度相關性VBE的高階項，使輸出具有超低溫漂的基準電壓;所 述正溫度系數電路包括各自組成共源共柵對的PMOS管Mia與PMOS管Mlb、匪0S管M2a與匪0S 管 M2b、PM0S 管 M3a 與 PMOS 管 M3b、PM0S 管 M4a 與 PMOS 管 M4b、匪 0S 管 M5a 與匪 0S 管 M5b、匪 0S 管 M6a與NMOS管M6b，電阻R1、電阻R2、電阻R3、電阻R4，NPN型三極管Ql、NPN型三極管Q2; PMOS管 Mia的源端連接到電源VDD，PMOS管Mia的漏端與PMOS管Mlb的源端連接，PMOS管Mlb的漏端與 電阻R1上端連接，電阻R1的另一端下端與匪0S管M2a的漏端連接，匪0S管M2a的源端與匪0S 管M2b的漏端連接;PMOS管M3a的源端連接到電源VDD，PMOS管M3a的漏端與PMOS管M3b的源端 連接，PMOS管M3b的漏端與電阻R2上端連接，電阻R2的另一端下端與NM0S管M5a的漏端連接， NM0S管M5a的源端與NM0S管M5b的漏端連接;PMOS管M4a的源端連接到電源VDD，PM0S管M4a的 漏端與PMOS管M4b的源端連接，PMOS管M4b的漏端與電阻R3上端連接，電阻R3的另一端下端 與NM0S管M6a的漏端連接，NM0S管M6a的源端與NM0S管M6b的漏端連接;M2b的源端與M6b的源 端共同連接到三極管Q2的集電極上，NM0S管M5b的源端連接到NPN型三極管Q1的集電極，NPN 型三極管Q1的基極與自身集電極連接，NPN型三極管Q2的基極與自身集電極連接，NPN型三 極管Q2的發射極與電阻R4上端連接，NPN型三極管Q1的發射極與電阻R4的另一端下端共同 連接到公共地;PMOS管Mia的柵端、PMOS管M3a的柵端、PMOS管M4a的柵端、PMOS管M7a的柵端 共同連接到PMOS管Mlb的漏端；PMOS管Mlb的柵端、PMOS管M3b的柵端、PMOS管M4b的柵端、 PMOS管M7b的柵端共同連接到匪0S管M2a的漏端；匪0S管M2a的柵端與PMOS管M3b的漏端連 接，NM0S管M2b的柵端與匪0S管M5a的漏端連接;匪0S管M5a的柵端和NM0S管M6a的柵端共同 與PMOS管M4b漏端連接，匪0S管M5b的柵端和NM0S管M6b的柵端共同與NM0S管M6a漏端連接； NM0S管M2b的源端與NM0S管M6b的源端連接。2. 根據權利要求1所述的無運放超低溫漂的帶隙基準電路，其特征在于:所述負溫度系 數電路，包括組成共源共柵對的PMOS管M7a與PMOS管M7b，NPN型三極管Q3,電阻R5,匪0S管 M8，PM0S管M7a的源端連接到電源VDD，PM0S管M7a的漏端與PMOS管M7b的源端連接，PMOS管 M7b的漏端與NPN型三極管Q3的集電極連接，NPN型三極管Q3的基極連接到自身的集電極端， NPN型三極管Q3的發射極與電阻R5的上端連接，電阻R5的另一端下端與匪0S管M8的漏端， NM0S管M8的柵端與自身的漏端連接，NM0S管M8的源端連接到公共地。3. 根據權利要求2所述的無運放超低溫漂的帶隙基準電路，其特征在于:所述高階補償 及輸出電路，包括PNP型三極管Q4，NPN型三極管Q5，NPN型三極管Q6;電阻R6a、電阻R6b，電阻 R7a、電阻R7b，電阻R 8; NM0S管M9，PNP型三極管Q4的發射極連接到電源VDD，PNP型三極管Q4 的基極與自身集電極共同連接到電阻R6a的上端，電阻R6a的另一端下端連接和電阻R6b的 上端共同連接到輸出端Vref上，電阻R6b的另一端下端與NM0S管M9的漏端、電阻R7a的上端以 及電阻R7b的上端連接，NM0S管M9的柵端與NM0S管的柵端連接；電阻R7a的另一端下端與NPN 型三極管Q5的集電極連接，三極管Q5的發射極與電阻R8的上端連接，電阻R7b的另一端下端 與NPN型三極管Q6的集電極連接，三極管Q6的基極與三極管Q5的基極連接；NM0S管M9的源 端、電阻R8的另一端下端以及三極管Q6的發射極共同連接到公共地。4. 根據權利要求3所述的無運放超低溫漂的帶隙基準電路，其特征在于:所述PMOS管 Mla、PMOS 管 M3a、PM0S 管 M4a、PM0S 管 M7a 的寬長比為 N: 1:1 :M，對應的 PMOS 管 Mlb、PMOS 管 M3b、 PM0S 管 M4b、PM0S 管 M7b 的寬長比為 N: 1:1 :M。
【文檔編號】G05F1/567GK106055013SQ201610246320
【公開日】2016年10月26日
【申請日】2016年4月20日
【發明人】陳忠學, 章國豪, 唐杰, 余凱
【申請人】廣東工業大學