反彈高q值數字式pll鎖相環仿真系統的制作方法
【專利摘要】本發明涉及反彈高Q值數字式PLL鎖相環仿真系統，其特征在于：包括中央處理器、時間常數發生器、分頻器、檢波放大器、積分器、仿真激勵源發生器、頻穩測試儀和倍頻器；與現有的技術相比，本發明的有益效果是：本發明結構簡單、設計合理，能夠有效提高仿真計算精度，同時采用程序控制，自動化程度較高，使用較為方便，提高仿真系統的模擬性能。
【專利說明】
反彈高Q值數字式PLL鎖相環仿真系統
技術領域
[0001] 本發明涉及仿真系統領域，尤其涉及反彈高Q值數字式PLL鎖相環仿真系統。
【背景技術】
[0002] 所謂系統仿真(system simulation)，就是根據系統分析的目的，在分析系統各要 素性質及其相互關系的基礎上，建立能描述系統結構或行為過程的、且具有一定邏輯關系 或數量關系的仿真模型，據此進行試驗或定量分析，以獲得正確決策所需的各種信息。鎖相 環路是一種反饋控制電路，簡稱鎖相環(PLL,Phase-Locked Loop)。鎖相環的特點是：利用 外部輸入的參考信號控制環路內部振蕩信號的頻率和相位。因鎖相環可以實現輸出信號頻 率對輸入信號頻率的自動跟蹤，所以鎖相環通常用于閉環跟蹤電路。鎖相環在工作的過程 中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差 值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環名稱的由來。鎖相環通常由鑒相器 (PD，Phase Detector)、環路濾波器（LF，Lo op Fi Iter)和壓控振蕩器（VCO，Vo Itage Controlled OsciIlator)三部分組成;鎖相環中的鑒相器又稱為相位比較器，它的作用是 檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉換成uD(t)電壓信號輸出， 該信號經低通濾波器濾波后形成壓控振蕩器的控制電壓uC(t)，對振蕩器輸出信號的頻率 實施控制。
[0003] 現有仿真系統計算精度較低，對復雜系統進行仿真時，線路上實現的難度較大，精 度不易保證;當系統中的邏輯判斷環節較多時，仿真比較困難，普及率較低。
[0004]
【發明內容】
[0005] 本發明的目的是為了克服現有技術的不足，提供了反彈高Q值數字式PLL鎖相環仿 真系統。
[0006] 本發明是通過以下技術方案實現： 反彈高Q值數字式PLL鎖相環仿真系統，包括中央處理器、時間常數發生器、分頻器、檢 波放大器、積分器、仿真激勵源發生器、頻穩測試儀和倍頻器;所述分頻器連接有檢波放大 器，所述檢波放大器連接有積分器，所述積分器連接有中央控制器;所述中央控制器連接有 仿真激勵源發生器、倍頻器、頻穩測試儀和時間常數發生器;所述仿真激勵源發生器連接有 頻穩測試儀，所述倍頻器連接有仿真激勵源發生器和分頻器;所述時間常數發生器分別和 檢波放大器、積分器連通。
[0007] 進一步地，仿真系統信號傳遞圖中FO為高穩參考源的原始頻率、.&，分別 為高穩參考源分頻頻率與仿真激勵發生器輸出頻4
h別為 高穩參考源、檢波放大器、積分器、仿真激勵發生器和倍頻器輸出端的誤差。M為倍頻系數， :友/胃為檢波放大器鑒頻斜率，在:《sc:為仿真激勵發生器的壓控斜率。1八Ι+STh)為等效RC濾 波器的環路傳遞函數，其中S為復數傅立葉頻率λ· H辦/,Th為RC時間常數。A和Ti分別為 積分器的放大倍數與時間常數，在這里，為實現圖1的仿真，我們加入了時間常數發生器模 塊，它由電阻與電容式多級串并聯回路構成，用以產生不同的RC時間常數，并應用于圖1中 檢波放大器的Th及積分器的Ti。
[0008] 在圖1的積分器中，為簡化仿真情況，我們有意設置積分器的放大倍數A為無窮大， 當A很女時可W忻化！的佑遞涵翁為I /STi "宙.
從(4)式可見，在理想狀態下仿真激勵源發生器的穩態輸出頻率應等于高穩定參考源 分頻后頻率倌有一倍數關系：
本發明中的具體參數為： 1、倍數關系 為實現圖1及公式(5)中理論表達的仿真激勵源發生器的穩態輸出頻率應與高穩定參 考源頻率值間的倍數關系，并且上述關系是一個動態平衡的，我們需要通過圖1中的中央處 理器來協調整個系統的工作，在此暫時定義此項任務參數為X，后面會詳細闡述。
[0009] 2、時間常數 公式(5)及上述X參數的設定是理論的，因為在實際的圖1構成的PLL鎖相環路中，由于 高穩參考源自身的頻差和PLL環路中各部分的誤差存在，圖1的輸出頻率與其標稱值總有一 定偏差。仿真激勵發生器端的偏離和老化、積分器零點漂移、倍頻器相位變化等都可能產生 這種偏差。所有￡項的長期漂移都可能造成輸出頻率的老化現象，成為附加噪聲。
[0010] 為減小上述電子線路部分的誤差應盡量提高開環增益G(s)。為仿真方便起見，我們 在專利中統一的將圖1中0
備項誤差設為固定值。為提高圖1仿
真系統的性能，理論上講應盡可能使開環增益G(S)變大，使公式(2)中的分子 變大，但實際上GO應有極限。一般認為系統的阻尼系數不應小于0.5，那么
(6) 那么方便起見，我們設定GO=I，同時使Th=Ti。實現的方法是： (1) 、通過圖1中的中央控制器分別設置檢波放大器、仿真激勵發生器、倍頻器的、
「等于1; (2) 、通過圖1中的中央控制器分別設置檢波放大器、積分器對應的時間常數Th=Ti。
[0011] 通過上述設置后，公式(2)表述的圖1仿真系統的開環增益為：
(7) 3、仿真系統Q值 減小時間常數Th，按照式(7)確實增大了仿真系統的開環增益，這是有利于系統性能 的，這也同時增大環路濾波器帶寬fh。圖1高穩參考源相當于一個鑒頻器，當其長期漂移可 以忽略時，我們假定其冪律譜噪聲公式為：
(8) 理論情況下的圖1環路工作在線性狀態，若可以認為仿真激勵發生器與高穩參考源功 率譜密度(Sy(f)O S C與Sy(f)R E F)完全不相關，則圖1系統輸出功率譜密度可以表示 為：
根據定義，我們羊 ，把(8)式代入(9)式就可以看到
當仿真的平均周期很$
顯然，整個環路對仿真激勵發生器而言是一個高通濾波器;對與高穩參考源而言是一 個低通濾波器；其濾波特性由環路濾波器的高端截止頻率fh決定。（10)式的極端情況是 ，(11)式的極端情況是囉):G =規)雜。可以看出，fh過大將使圖1的 仿真系統輸出信號短期穩定度變差;fh過小將使圖1的仿真系統輸出信號長期穩定度變差。 在圖1系統閉環后，我們是無法得知系統的環路帶寬即高端截止頻率fh的，我們用Q值來表 征圖1的仿真系統輸出信號的穩定信號，并通過圖1中的頻穩測試儀來測量得出表征系統Q 值的仿真測試結果，從而間接的反應環路帶寬即高端截止頻率fh的值選擇好壞。
[0012] 與現有的技術相比，本發明的有益效果是:本發明結構簡單、設計合理，能夠有效 提高仿真計算精度，同時采用程序控制，自動化程度較高，使用較為方便，提高仿真系統的 模擬性能。
[0013]
【附圖說明】
[0014] 圖1為本發明的結構示意圖； 圖2為本發明仿真系統電路圖； 圖3為本發明中仿真系統信號判斷圖； 圖4為本發明實施例中仿真系統策略預判趨勢圖； 圖5為本發明另一實施例中仿真系統策略預判趨勢圖。
[0015]
【具體實施方式】
[0016] 為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對 本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并 不用于限定本發明。
[0017] 請參閱圖1-5,圖1為本發明的結構示意圖，圖2為本發明仿真系統電路圖，圖3為本 發明中仿真系統信號判斷圖，圖4為本發明實施例中仿真系統策略預判趨勢圖，圖5為本發 明另一實施例中光頻移一光強測試曲線。
[0018] 反彈高Q值數字式PLL鎖相環仿真系統，包括中央處理器、時間常數發生器、分頻 器、檢波放大器、積分器、仿真激勵源發生器、頻穩測試儀和倍頻器;所述分頻器連接有檢波 放大器，所述檢波放大器連接有積分器，所述積分器連接有中央控制器;所述中央控制器連 接有仿真激勵源發生器、倍頻器、頻穩測試儀和時間常數發生器;所述仿真激勵源發生器連 接有頻穩測試儀，所述倍頻器連接有仿真激勵源發生器和分頻器;所述時間常數發生器分 別和檢波放大器、積分器連通。
[0019] 本發明中實現各個參數采用的方式為： 倍數關系策略： 圖1系統中，我們的仿真系統模型預設置的頻段如下所示： (1) 、為實現高頻段的仿真響應，我們選擇頻率較高的高穩參考源，經圖1的分頻處理后 獲得的信號頻率為50. ****MHz。其中小數位的**** (保留到四位)是隨機的，為方便說明起 見，在本專利實施中我們取****=1234，即圖1中的為50.1234MHz; (2) 、中央控制器設置的初始化仿真激勵發生器輸出IOMHz頻率信號； (3) 、中央控制器設置的初始化倍頻器輸出信號頻率與理論值相同，即也為 50.1234MHz； (4) 、仿真激勵發生器輸出信號頻率與倍頻器輸出信號頻率有聯動關連。
[0020] 實現上述模型的電路結構如圖2所示： 其中處理器位于圖1中的中央控制器模塊中，并且處理器XTAL端與圖2中的DDSl、DDS2 的RefClk端接入同一時鐘源的頻率信號，以保證時離同步。處理器在外部時鐘輸入端 (XTAL)作為工作時的時鐘參考基礎上，分別產生三路相位關系可調整的方波信號，其中一 路鍵控調頻信號送至DDSl的FSK鍵控調頻輸入端口實現調頻、一路同步參考信號用作同步 鑒相、一路判斷用信號用作圖1鎖相環的鎖定檢測。DDSl在外部時鐘基準輸入端(RefClk)作 為工作時的參考時鐘基礎上，通過處理器與DDSl間的串行時序通訊，DDSl根據FSK端處理器 送來的方波鍵控調頻方波信號的高、低電平狀態分別選取內部頻率控制寄存器(F1、F0)中 處理器輸入的倍頻調制數值預置頻率作為輸出，從而產生帶調制的頻率信號50.1234MHz 土 Af輸出。預置的頻率差值Af由兩個頻率控制寄存器FI、FO中的數值決定，具體的考慮到射 頻信號為50.1234MHz(小數點后第4位精密），我們取Af=IOOHz。與上述處理器控制DDSl產 生倍頻調制信號的原理類似，處理器通過串行通訊時序，將同樣的分頻數值傳遞給DDS2,產 生不帶調制的50.1234MHz頻率信號輸出。將DDS2得到的50.1234MHz頻率信號送入DDS3的外 部時鐘基準輸入端(RefClk)，用作DDS3工作時的參考時鐘。處理器根據串行時序通訊，將相 應的初始化輸出頻率(IOMHz)數值傳遞給DDS3,從而得到仿真激勵源發生器頻率信號輸出。 由于DDS3的外部參考時基采用DDS2產生的倍頻信號，故在本方案中，當圖1中的閉合環路中 的中央控制器得到相應的鑒相信號信息后，會修改相應的DDS2的倍頻調制信號的頻率，這 樣亦會引起DDS3輸出信號的頻率發生變化，即替代了傳統的通過D/A壓控晶振的方式來改 變本振的輸出頻率值，進而改變系統輸出頻率的方法。值得注意的是，對于輸出頻率信號采 用了直接數字合成的方式，使得在一定應用范圍內充當了一個穩定度較高的綜合器角色。 用戶可以根據實際應用中的要求，通過圖2中用戶輸入端口，方便地修改DDS3的整機輸出信 號的頻率值。
[0021] 時間常數設置策略 由前述方案可知，我們設定S 等于1，同時使Th=Ti。按照上述倍數關系策略， 我們使仿真激勵源發生器輸出的信號頻率為IOMHZ、高穩參考源分頻后的頻率選擇為 5〇·_ζ，根據公式⑶/_=丟/鮮，可以得到M=5。由上述倍麵 圖1的仿真系統中并未采用傳統的通過D/A壓控晶振的方式來改變系統輸出頻率值方法，所 以圖1中的Kasc仿真激勵發生器的壓控斜率是無法知道的，我們只能通過等 于1并通過M=5獲得夂的結論。具體的實施過程中，按照圖1我們只能通過中 央控制器對檢波放大器進行值的設定。由于仿真系統中的時間常數只由Th決定，所 以按照圖1我們通過中央控制器對時間常數發生器的控制實現對檢波放大器、積分器的檢 波時間常數Th和積分時間常數Ti的設置，并且使Th=Ti。
[0022] 仿真系統Q值策略 我們在圖2中通過處理器產生三路方波信號：同步參考信號、鍵控調頻信號、判斷用信 號，使同步參考信號頻率等于鍵控調頻信號頻率，并有一定的相位延時差；同時使判斷用信 號頻率N(N取值可在8至20之間）倍于同步參考信號頻率或者鍵控調頻信號頻率，并有一定 的相位延時差。這里具體的我們取同步參考信號頻率等于鍵控調頻信號頻率為169Hz，且兩 者相位差為160度;同時取判斷用信號頻率N值為8倍，且與同步參考信號相位差為90度。 [0023]具體的判定依據如圖3所示： 圖3中判斷用信號、同步參考信號、鍵控調頻信號是有固定頻率及相位關系的方波數字 信號;使能信號要么是1、要么是〇,故可以看作是無固定頻率的方波數字信號；鑒相信號由 圖1中的積分器產生，它是一個變化的直流信號，故可以看作是無固定頻率的模擬信號。
[0024] 按照圖3的原理結合圖I，我們設定判斷用信號的某一上升沿作為觸發判斷開始， 在下一上升沿到來之前完成10次判斷，然后下一上升沿到來時，又觸發下一組10次判斷。由 于我們事先知道圖3中判斷用信號的頻率，即我們知道相鄰兩個上升沿之間的時間T，故可 以平均分配一組10次判斷的時間間隔。
[0025] 圖1中中央控制器按照上述觸發判斷條件，對由積分器輸送的鑒相信號進行判斷， 當其模擬直流信號大小位于圖3所示的非使能帶狀區內時，中央控制器輸出圖3中的使能信 號為0，圖1中的頻穩測量儀不工作；當其模擬直流信號大小位于圖3所示的非使能帶狀區外 時，中央控制器輸出圖3中的使能信號為1，圖1中的頻穩測量儀開始工作;仿真Q值實際上就 是圖1中頻穩測量儀工作時輸出的仿真測試結果值，它反映了圖1仿真系統輸出信號的性 能， 在整個仿真的過程中，中央控制器在開始時，初始化所有的欲設置值，這些參數就不再 變化了，動態仿真時只有檢波放大器參數值、檢波放大器時間常數Th值須由中央控 制器模塊進行動態設置，而判斷這兩個參數是否合理的判斷標準則是仿真Q值。我們給 值取個范圍1-1〇,同樣Th我們亦取個1-10。在圖1系統一開始仿真時，除了設定各路 初始化設置值外，我們會在夂!Mr值及Th值全范圍仿真一遍得到對應的Q值，Q值位于L與H 之間，定義為L=I至H=HKKQ值越大越好），我們定義這段仿真時間內的Q值數據為"建模區"。
[0026] 在動態仿真過程中，大多數情況下系統按照圖3所原理進行著。另外我們實施以下 二個策略評判系統的"反彈"性和"高Q"性，首先我們壓縮上述獲得的Q值，取Q值范圍在(L= 25至L=50)定義為策略值區Ql，中央控制器設置值和Th值，及采樣Q值的時間是同步 的，并且使設置仏^值和Th值的變化方向相反： 第一種情況:下一次設置展ijgr值(記為K2)較本次值(記為Kl)是增加的（即K2> Kl)，那么下一次設置Th值(記為Τ2)則較本次Th值(記為Tl)是減小的（即Τ2〈Τ1)。
[0027] 第二種情況:下一次設置值(記為Κ2)較本次JTjagr值(記為Kl)是減小的（即 1(2〈1(1)，那么下一次設置了11值(記為了2)則較本次了11值(記為1'1)是增加的（8時2>1'1)。
[0028]需要說明的一點是：中央控制器是隨時的按照上述二種情況進行仿真的。有了上 述的運行機制，我們有以下兩種策略： 實施例一:按照上述仿真，首先獲得系統Q值的"建模區"，如圖4所示，然后系統隨機地 進入上述第一種情況或第二種情況。當系統的仿真Q值大于H時，即圖4中的點0處，無論此時 系統處于第一種情況還是第二種情況，我們將置系統于第一種情況狀態，即增加值同 時減小Th值，并且使增加趨勢的參數I:胃值變化量增加為原來的2倍，即下一次設置 尤值是i述第+種'倩況下z變化的 2*(K2-K1)，同時'Th值的設置z變化值為原來的（T2- T1)，我們定義為第三種情況。仿真系統一直按照第四種情況進行仿真，如圖4所示，仿真結 果理論上將沿著圖中的虛擬策略預判斷趨勢線進行至某一Hl處，直至出現Q值下降，那么我 們恢復原來的設置情況， 實施例二:按照上述仿真，首先獲得系統Q值的"建模區"，如圖5所示，然后系統隨機地 進入上述第一種情況或第二種情況。當系統仿真Q值出現在Ll=25處時，并且連續的三次Q值 出現上升，且攀升至大于33處（圖5中的點O處），無論此時系統處于第一種情況還是第二種 情況，我們將置系統于第二種情況狀態，即減小太ZJ6t值同時增加 Th值，并且使增加趨勢的 參數Th值變化量增加為原來的2倍，即下一次設置Th值是上述第二種情況下變化的2*(T2-Τ1)，同時I胃的設置變化值為原來的(Κ2-Κ1)，我們定義為第三種情況。仿真系統一直按 照第三種情況進行仿真，如圖5所示，仿真結果理論上將沿著圖中的虛擬策略預判斷趨勢線 進行至某一Hl處，直至出現Q值下降，那么我們恢復原來的設置情況。
[0029]以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精 神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
【主權項】
1. 反彈高Q值數字式化L鎖相環仿真系統，其特征在于:包括中央處理器、時間常數發生 器、分頻器、檢波放大器、積分器、仿真激勵源發生器、頻穩測試儀和倍頻器;所述分頻器連 接有檢波放大器，所述檢波放大器連接有積分器，所述積分器連接有中央控制器;所述中央 控制器連接有仿真激勵源發生器、倍頻器、頻穩測試儀和時間常數發生器;所述仿真激勵源 發生器連接有頻穩測試儀，所述倍頻器連接有仿真激勵源發生器和分頻器;所述時間常數 發生器分別和檢波放大器、積分器連通。2. 根據權利要求1所述的反彈高Q值數字式化L鎖相環仿真系統，其特征在于:所述時間 常數發生器由電阻和電容式多級串并聯回路構成。3. 根據權利要求1所述的反彈高Q值數字式化L鎖相環仿真系統，其特征在于:所述中央 控制器分別設置檢波放大器、積分器對應的時間常數化=Ti。4. 根據權利要求1所述的反彈高Q值數字式化L鎖相環仿真系統，其特征在于:所述中央控 制器分別設置檢波放大器、仿真激勵發生器、倍頻器的、M，使& = 等 于1。5. 根據權利要求1所述的反彈高Q值數字式化L鎖相環仿真系統，其特征在于:所述中央 控制器設置的初始化仿真激勵發生器輸出lOMHz頻率信號。6. 根據權利要求1所述的反彈高Q值數字式化L鎖相環仿真系統，其特征在于:所述中央 控制器設置的初始化倍頻器輸出信號頻率與理論值相同，即也為50.1234MHz。7. 根據權利要求1所述的反彈高Q值數字式化L鎖相環仿真系統，其特征在于:仿真激勵 發生器輸出信號頻率與倍頻器輸出信號頻率有聯動關連。
【文檔編號】G05B17/02GK105938330SQ201610228474
【公開日】2016年9月14日
【申請日】2016年4月13日
【發明人】雷海東
【申請人】江漢大學