CC，所述第六PMOS管PM106的柵極連接所述第四PMOS管PM104的柵極，所述第六PMOS管PM106的漏極連接到所述電流比較器3所包括的所述尾電流Ib的鏡像電流，即所述第六PMOS管PM106的漏極連接所述第六NMOS管匪106的漏極。
[0057]圖5中節點NB為所述第四NMOS管匪104、所述第五NMOS管匪105和所述第六NMOS管匪106的柵極的連接點，節點PB為所述第四PMOS管PM104、所述第五PMOS管PM105和所述第六PMOS管PM106的柵極的連接點；節點PB需要在環路穩定后才能穩定，故在上電過程中節點PB會滯后于節點NB的建立，從而使得所述電流比較器3的所述第六NMOS管匪106的電流大于所述第六PMOS管PM106的電流，這樣所述電流比較器3會輸出低電平使所述第二 PMOS管PM102導通，電源電壓VCC會通過所述第一電阻RlOl對所述第一電容ClOl充電，這樣所述第一電容ClOI的電壓會滯后于所述電源電壓VCC的上升，從而使得所述第三PMOS管PM103的柵極電壓的上升速率小于源極電壓的上升速率，從而使所述第三PMOS管PM103導通，從而使節點PG的電壓的上升速率和所述電源電壓VCC的上升速率相同，這樣能使所述第一 PMOS管PMlOl的柵源電壓差保持較小值，從而能消除LDO輸出電壓V_LD0無過沖。
[0058]如圖5所示，是圖4所示的本發明較佳實施例LDO電路和圖1所示的現有電路的啟動的仿真曲線比較圖，橫坐標為時間，縱坐標為電壓，曲線201為電源電壓VCC曲線，曲線202為圖1所示的現有電路的LDO輸出電壓V_LD0曲線，曲線203為圖4所示的本發明較佳實施例LDO電路的LDO輸出電壓V_LD0曲線。其中電源電壓VCC在I微秒內從OV上電到
3.3V，仿真結果可以看出:現有電路的LDO輸出電壓V_LD0的最大輸出過沖電壓為1.936V ；本發明較佳實施例LDO電路的LDO輸出電壓V_LD0無過沖。所以本發明較佳實施例LDO電路能消除在上電過程中的LDO輸出電壓產生過沖。
[0059]以上通過具體實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。
【主權項】
1.一種LDO電路，其特征在于，包括:過沖抑制電路和LDO主體電路； 所述LDO主體電路包括差分放大器、第一 PMOS管和串聯電阻；所述差分放大器的第一輸入端連接參考電壓、第二輸入端連接反饋電壓、輸出端連接到所述第一 PMOS管的柵極，所述第一 PMOS管的源極連接電源電壓，所述串聯電阻連接在所述第一 PMOS管的漏極和地之間，由所述第一 PMOS管的漏極輸出LDO輸出電壓，所述串聯電阻的對所述LDO輸出電壓分壓后得到所述反饋電壓； 所述差分放大器包括兩個互為鏡像的第一有源負載和第二有源負載，所述差分放大器還包括尾電流； 所述過沖抑制電路包括電流比較器、第二 PMOS管、第一電阻、第一電容和第三PMOS管； 所述第二 PMOS管的源極接電源電壓，所述第二 PMOS管的漏極連接所述第一電阻第一端，所述第一電容的第一端連接所述第一電阻的第二端，所述第一電容的第二端接地，所述第二 PMOS管的柵極連接所述電流比較器的輸出端； 所述第三PMOS管的柵極連接所述第一電容的第一端，所述第三PMOS管的源極接電源電壓，所述第三PMOS管的漏極連接到所述第一 PMOS管的柵極，令所述第一 PMOS管的柵極的連接點為第一節點； 所述電流比較器對所述尾電流的鏡像電流和所述第一有源負載的鏡像電流進行比較； 在上電過程中，利用所述尾電流建立早于所述第一有源負載的電流建立的特點使所述電流比較器輸出一低電平并使所述第二 PMOS管導通，所述第二 PMOS管導通后對所述第一電容進行充電，所述第一電容的充電使所述第三PMOS管的柵極電壓滯后于所述電源電壓的上升從而使所述第三PMOS管導通，所述第三PMOS管導通使得所述第一節點的電壓跟隨所述電源電壓變化從而所述第一節點電壓的上升速率和所述電源電壓的上升速率保持一致，從而消除在上電過程中所述第一節點電壓較低而使所述LDO輸出電壓產生過沖； 上電結束后，所述第一電容充電到所述電源電壓的大小而使所述第三PMOS管斷開。2.如權利要求1所述的LDO電路，其特征在于:所述過沖抑制電路還包括第一NMOS管，所述第一 NMOS管的柵極連接所述電流比較器的輸出端，所述第一 NMOS管的漏極連接所述第一電容的第一端，所述第一 NMOS管的源極接地； 當所述LDO輸出電壓產生過沖時，所述反饋電壓會增加并使所述第一有源負載的電流增加，所述第一有源負載的電流增加使所述電流比較器的所述第一有源負載的鏡像電流大于所述尾電流的鏡像電流從而使所述電流比較器輸出一高電平使所述第一 NMOS管導通，所述第一 NMOS管導通后對所述第一電容進行放電從而使所述第三PMOS管導通，所述第三PMOS管導通使得所述第一節點的電壓增加，所述第一節點的電壓增加使得所述第一 PMOS管的電流減小從而使得所述LDO輸出電壓減小。3.如權利要求1或2所述的LDO電路，其特征在于:在所述第一電容的第一端和所述第三PMOS管的柵極之間還串聯有偶數個反相器。4.如權利要求1或2所述的LDO電路，其特征在于:所述LDO主體電路還包括串聯于所述第一 PMOS管的柵極和漏極之間的補償電阻和補償電容。5.如權利要求1所述的LDO電路，其特征在于:所述差分放大器包括由第二NMOS管和第三NMOS管組成的差分放大器主體電路，所述第二 NMOS管的源極和所述第三NMOS管的源極連接在一起并連接所述尾電流； 所述第二 NMOS管的柵極為第二輸入端，所述第三NMOS管的柵極為第一輸入端； 所述第一有源負載連接在所述第二 NMOS管的漏極和電源電壓之間，所述第二有源負載連接在所述第三NMOS管的漏極和電源電壓之間； 所述第三NMOS管的漏極為所述差分放大器的輸出端。6.如權利要求5所述的LDO電路，其特征在于:所述尾電流由第四NMOS管和第五NMOS管組成的鏡像電路提供，所述第四NMOS管的源極和所述第五NMOS管的源極都接地，所述第五NMOS管的漏極連接到所述第二 NMOS管的源極；所述第五NMOS管的柵極連接所述第四NMOS管的漏極和柵極，所述第四NMOS管的漏極輸入電流源，通過所述第四NMOS管和所述第五NMOS管的鏡像在所述第五NMOS管中形成所述尾電流。7.如權利要求5所述的LDO電路，其特征在于:所述第一有源負載由第四PMOS管組成，所述第二有源負載由第五PMOS管組成，所述第四PMOS管的源極和所述第五PMOS管的源極都接電源電壓，所述第五PMOS管的柵極和所述第四PMOS管的柵極和漏極都連接所述第二 NMOS管的漏極；所述第五PMOS管的漏極連接所述第三NMOS管的漏極。8.如權利要求6所述的LDO電路，其特征在于:所述電流比較器的所述尾電流的鏡像電流由第六NMOS管提供，所述第六NMOS管的源極接地，所述第六NMOS管的柵極連接所述第四NMOS管的柵極，所述第六NMOS管的漏極連接到所述電流比較器所包括的所述第一有源負載的鏡像電流。9.如權利要求7所述的LDO電路，其特征在于:所述電流比較器的所述第一有源負載的鏡像電流由第六PMOS管提供，所述第六PMOS管的源極接電源電壓，所述第六PMOS管的柵極連接所述第四PMOS管的柵極，所述第六PMOS管的漏極連接到所述電流比較器所包括的所述尾電流的鏡像電流。
【專利摘要】本發明公開了一種LDO電路,包括：過沖抑制電路和LDO主體電路；過沖抑制電路包括電流比較器、第二PMOS管、第一電阻、第一電容和第三PMOS管；電流比較器對LDO主體電路的差分放大器的尾電流和第一有源負載的鏡像電流進行比較，在上電過程中，利用尾電流早于第一有源負載的電流建立的特點使電流比較器輸出一低電平并使第二PMOS管導通，第二PMOS管導通后對第一電容進行充電，使第三PMOS管的柵極電壓滯后于電源電壓的上升從而使第三PMOS管導通，第三PMOS管導通使得LDO主體電路輸出端的第一PMOS管的柵極電壓跟隨電源電壓變化，從而消除在上電過程中LDO輸出電壓產生過沖。
【IPC分類】G05F1/56
【公開號】CN105183064
【申請號】CN201510647956
【發明人】周寧
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2015年12月23日
【申請日】2015年10月9日