一種數字低壓差穩壓器及其振鈴消除方法
【技術領域】
[0001]本發明涉及電源管理芯片設計領域，特別涉及一種數字低壓差穩壓器及其振鈴消除方法。
【背景技術】
[0002]低壓差(LDO)穩壓器作為電源管理電路已被廣泛應用在便攜式電子設備、無線能量傳輸系統等領域。傳統的LDO穩壓器為線性電路，相比于開關穩壓器電路，其具有輸出紋波小、電路結構簡單、占用芯片面積小且可以實現全集成等優點。但由于其具有模擬電路特性，導致其工藝可迀移性較差，且難以在低電壓下工作。因此，數字LDO穩壓器結構應運而生，數字LDO穩壓器具備數字電路特性，具有良好的工藝可迀移性，并且能夠工作在較低的電源電壓下。
[0003]傳統的數字LDO穩壓器結構如圖1所示，包括一個電壓比較器、一個串行輸入并行輸出的雙向移位寄存器、一個PM0SFET陣列、一個反饋電阻網絡和一個輸出電容。當反饋電壓小于基準電壓時比較器輸出“0”，反之為“1”，移位寄存器根據比較器的輸出值來控制PM0SFET陣列中晶體管導通數目，進而調整輸出電壓，最終達到輸出穩壓的目的。
[0004]一般來說，數字LDO穩壓器啟動過程中會產生輸出過沖現象，之后需要經過較長時間的過阻尼振蕩才能使輸出電壓穩定在滿足設計要求的精度內，一般我們把這種振蕩現象稱為振鈴現象。消除振鈴現象可使數字LDO穩壓器盡快達到穩壓值以實現輸出穩壓，因此，研究與設計一種消除數字低壓差穩壓器中振鈴現象的方法和電路極為重要。
【發明內容】
[0005]本發明的目的是克服現有技術的缺陷，提供一種數字低壓差穩壓器，采用的技術方案如下:
[0006]—種數字低壓差穩壓器，包括第一模數轉換器、第二模數轉換器、數字比較器、第一計數器、第二計數器、第三計數器、減法器、解碼器和PM0SFET陣列，所述第一模數轉換器和第二模數轉換器分別將模擬信號Vf—與V araf轉換為數字信號V _和V draf;所述模擬信號Vfbciut為從電路輸出端返回的反饋電壓；所述數字比較器的輸入端分別接數字信號Vdout和Vdraf,用于對數字信號VdciuJP V draf進行比較，并根據比較結果生成一個Comp信號和一個Update信號；所述第一計數器和第二計數器的輸入端分別接Update信號，輸出端分別與減法器的輸入端電連接；所述第三計數器分別接減法器的輸出信號、Comp信號和Update信號，輸出端與解碼器的輸入端電連接；所述解碼器的輸出端與PM0SFET陣列的輸入端電連接；所述PM0SFET陣列的輸出端通過負載電容Cd妾地，所述電容q并聯了互相串聯的反饋電阻RfJPRf2;所述第一模數轉換器、第二模數轉換器、第一計數器、第二計數器和第三計數器分別接系統時鐘信號Clk。
[0007]作為優選，本發明中，所述第一計數器、第二計數器、第三計數器和數字比較器還接屋位?曰可Reset ο
[0008]本發明的電路中，模擬電壓Vf—與 Varaf分別通過一個模數轉換器后輸出相應的數字信號Vdciut和V dref^輸出的數字電壓UP V draf再通過一個數字比較器得到一個Comp信號和一個Update信號:當Vfbciut小于V araf時，輸出的數字信號Comp為低電平“O” ；當V 一大于等于Varaf時，輸出的數字信號Comp為高平信號“I”。初始的數字信號Update為0，以后每次當Vfbciut發生躍變時，輸出的數字信號Update都會加I。Reset則為復位信號，當Reset=“I”時，Update信號、Comp信號、第一計數器的輸出值C1、第二計數器的輸出值C2、第三計數器的輸出值C3都會被清零，只有當Reset輸出為“O”時，電路才能正常工作。本結構中的電路信號是時鐘上升沿觸發的。
[0009]本發明的另一目的是克服現有技術的缺陷，提供一種消除數字低壓差穩壓器中振鈴現象的方法，采用的技術方案如下:
[0010]一種消除數字低壓差穩壓器中振鈴現象的方法，當反饋電壓Vfbciu^生躍變且此時電路中導通的PMOS管數目最少時，強制PMOS管導通數目增大，使得反饋電壓Vfbciut不會繼續減小并且能夠保持在基準電壓附近。Vfb-是否發生躍變是指在相鄰的兩個時鐘上升沿內，Vfbciut是否從小于基準電壓跳變到大于基準電壓，或者從大于基準電壓跳變到小于基準電壓。基準電壓即Varaf。
[0011 ] 當輸出電壓發生躍變且此時導通的PMOS管數目最少時，強制PM0SFET導通數目增大，使得反饋電壓Vfbciut不會繼續減小并且能夠保持在基準電壓附近，這樣就可以消除振鈴現象，實現輸出電壓快速穩定的目的。
[0012]與現有技術相比，本發明的有益效果:本發明通過在反饋電壓Vfbciut發生躍變且導通的PM0SFET數目最少時，強制PM0SFET導通數目發生突變(增大)，使得Vfbciut不會繼續減小并且能夠保持在基準電壓附近，從而消除振鈴現象，實現輸出電壓快速穩定的目的。
【附圖說明】
[0013]圖1為傳統的數字LDO穩壓器結構示意圖；
[0014]圖2為本發明的數字電路示意圖；
[0015]圖3為本發明的數字電路工作流程框圖；
[0016]圖4為傳統數字LDO穩壓器中反饋電壓的振鈴現象示意圖；
[0017]圖5為未采用振鈴消除電路的傳統數字LDO穩壓器中，PM0SFET導通數目隨時間關系;
[0018]圖6為采用本發明提出的振鈴消除方法的數字LDO穩壓器中，PM0SFET導通數目隨時間關系；
[0019]圖7為采用本發明提出的振鈴消除方法的數字LDO穩壓器反饋電壓的波形示意圖；
[0020]圖8為傳統數字LDO穩壓器與本發明提出的數字電路的輸出電壓啟動波形仿真結果對比示意圖。
【具體實施方式】
[0021]下面結合附圖和實施例對本發明作進一步詳細描述。
[0022]實施例:
[0023]如圖2所示，一種數字低壓差穩壓器，包括:第一模數轉換器1、第二模數轉換器2、數字比較器3、第一計數器4、第二計數器5、第三計數器7、減法器6、解碼器8和PM0SFET陣列9，所述第一模數轉換器I和第二模數轉換器2分別將模擬信號Vf—與V araf轉換為數字信號Vdciut和V dTOf;所述模擬信號V fbciut為從電路輸出端返回的反饋電壓；所述數字比較器3的輸入端分別接數字信號VdciuJP V draf，用于對數字信號VdciuJP V draf進行比較，并根據比較結果生成一個Co