一種基于擺率增強的穩壓電路的制作方法
【技術領域】
[0001]本發明涉及硬件設計領域，特別涉及一種基于擺率增強的穩壓電路。
【背景技術】
[0002]在低功耗無輸出電容低壓差線性穩壓器(Capless Low Dropout Regulator,Capless LD0)系統中，一般有一個擺率增強電路(Slew Rate Enhancement Circuits，SRE)，用于在必要時增強對LDO功率管柵級的充放電電流，進而改善LDO輸出電壓的瞬態響應特性。
[0003]圖1給出了 Capless LDO的電路框圖的一般模式。該電路框圖主要組成部分有:功率MOS管MP0W、由RFBl與RFB2組成的反饋電阻網絡、誤差放大器、負載阻抗RL與CL以及擺率增強電路SRE。當LDO的負載電流發生突變或者功率管輸出電流發生突變時，造成LDO輸出電壓的劇烈波動，從而使得經由反饋電阻網絡產生的反饋電壓VFB也隨之劇烈波動。當VFB的電壓值超過誤差放大器的輸入電壓范圍后，誤差放大器進入飽和狀態，當誤差放大器飽和后，它會根據自身的擺率對功率管的柵電容進行充放電。在很多應用中誤差放大器為低功耗的設計結構，其輸出的擺率非常小，未能滿足環路大信號響應速度的需求。SRE電路可以通過檢測輸出電壓Vout的波動，根據波動情況相應地對MPOW管柵級補充額外的充電或放電電流，起到加快環路響應速度，減少輸出電壓波動幅度的作用。
[0004]擺率增強電路從結構上可分為:以比較器為核心的擺率增強電路、以微分器為核心的擺率增強電路、零延時擺率增強電路。其中以比較器為核心的擺率增強電路與以微分器為核心的擺率增強電路都存在不同程度的響應延遲，在LDO負載發生跳變后不能馬上響應。現有的零延時擺率增強電路可以達到零延時的特性，但存在一些缺陷和使用限制，如:不適合高電源電壓LDO電路、需要額外的線性穩壓器以及額外的反饋電阻網絡等。
【發明內容】
[0005]基于上述情況，本發明提供一種基于擺率增強的穩壓電路，目的是使得CaplessLDO電路擁有零延遲的大信號響應速度、低功耗、高電源電壓抑制比等特點，同時避免了現有零延遲擺率增強電路不適合高電源電壓LDO電路、需要額外的線性穩壓器以及獨立的反饋電阻等缺點。
[0006]一種基于擺率增強的穩壓電路，由Native NMOS管Ml、M2, PMOS管M3、M4,運算放大器EA，電阻Rl、R2、R3,電容Cl、C2以及電流源IB組成，Native NMOS管Ml的漏極連接電源端口 VDD以及Native NMOS管M2的漏極，Native NMOS管Ml源極連接輸出端口 V0UT、電容Cl的C12端以及電阻R2的R21端，Native NMOS管Ml的柵極連接運算放大器EA的輸出端ea_o、PMOS管M4的漏極；電阻R2的R22端連接電阻R3的R31端以及運算放大器EA的反向輸入端；電阻R3的R32端連接GND端口、C2的C22端以及IB的負端；運算放大器EA的正向輸入端連接電壓輸入端口 VREF ；Native NMOS管M2的柵極連接偏置電壓輸入端口 VB1，Native NMOS管M2管源極連接PMOS管M3管的源極、PMOS管M4管源極以及電容C2的C21端；PMOS管M3管的柵極連接PMOS管M3管的漏極、Rl的Rll端、IB的正端；M4管柵極連接Cl的Cll端、Rl的R12端。
[0007]上述電容C2還可采用開路來替代。
[0008]相對于現有技術，本發明提供的一種基于擺率增強電路的穩壓器，
一、該電路輸出級采用Native NMOS作為輸出功率MOS管，比之現有方案普遍使用的PMOS管，其優點在于可以獲得更高的電源電壓抑制比，這在無輸出電容型LDO中尤為重要。
[0009]二、該電路采用零延遲的擺率增強電路，其大信號響應速度優于基于比較器與微分器的現有擺率增強電路，極大的優化了無電容型LDO的輸出瞬態特性。
[0010]三、該方案中直接采用電容Cl將VOUT與M4柵級耦合，避免了現有零延遲擺率增強電路不適合高電源電壓LDO電路的缺點，而且不需要額外的線性穩壓器以及獨立的反饋電阻網絡，簡化了電路、節省了面積。
[0011]四、采用VB1、C2以及Native NMOS M2為M3與M4的源級產生電壓偏置，可以保證該電路具有較高電源電壓抑制比，且適用于低電源電壓的特點。
[0012]
【附圖說明】
[0013]圖1是現有的低功耗無輸出電容低壓差線性穩壓器的結構示意圖；
圖2是本發明的一種基于擺率增強電路的穩壓器結構示意圖；
圖3為本發明的另一實施例。
【具體實施方式】
[0014]以下結合其中的較佳實施方式對本發明方案進行詳細闡述。本發明是利用電容器件直接將輸出電壓VOUT連接到M4管柵級，實現零延遲的環路響應。同時利用M3、R1、IB給M4管柵級提供靜態電壓偏置，利用Native NMOS管M2以及C2給M4管源級提供靜態電壓偏置，保證該電路實現零延遲環路響應的同時，具有高電源電壓抑制比、適用于低輸入電壓應用環境等優點。輸出級采用Native NMOS作為輸出功率MOS管，比之現有方案普遍使用的PMOS管，其優點在于可以獲得更高的電源電壓抑制比。
[0015]圖2中示出了一種基于擺率增強電路的穩壓器結構示意圖。
[0016]本發明電路結構包括！Native NMOS管M1、M2，PMOS管M3、M4，運算放大器EA，電阻Rl、R2、R3，電容Cl、C2，電流源IB ；M1漏極連接電源端口 VDD以及M2的漏極，Ml源極連接輸出端口 V0UT、Cl的C12端以及R2的R21端，Ml的柵極連接運算放大器EA的輸出端ea_o、M4的漏極；R2的R22端連接R3的R31端、EA的反向輸入端；R3的R32端連接GND端口、C2的C22端、IB的負端；運算放大器EA的正向輸入端連接電壓輸入端口 VREF ；M2的柵極連接偏置電壓輸入端口 VB1，M2管源極連接M3管源極、M4管源極、C2的C21端；M3管的柵極連接M3管的漏極、Rl的Rll端、IB的正端；M4管柵極連接Cl的Cll端、Rl的R12端。
[0017]在此實施例中，整個電路增加電容C2，可以使M4源極節點的電壓更加平穩，進而當VOUT端口的電壓因負載電流突變而發生向下過沖變化時，M4柵級電壓受Cll耦合作用向下變化，M4管的源級由于c2的作用更加穩定，這時M4漏端可以輸出更大的補償電流，減小VOUT輸出電壓向下過沖幅度。
[0018]在實際應用中，上述實施例中的C2可直接用通路來替代，如圖3所示，如果沒有C2，M4在同樣情況下一樣可以輸出補償電流。
[0019]在本實施例中，Ml、R2、R3、EA組成該LDO的常規控制環路、Ml為輸出功率器件、R2、R3組成反饋電阻網絡。EA為誤差放大器，M2、M3、M4、C1、C2、R1、IB組成擺率增強電路。
[0020]VOUT是輸出電壓端口，VREF為帶隙基準電壓的輸入端口，VBl是一個偏置電壓。
[0021]Ml，M2器件類型為Native NMOS, Native NMOS管也稱為“本征NMOS管”，是一種直接制造與晶圓Psub上的NMOS管，它與普通NMOS管的區別在于其閾值電壓更低，通常接近于0V，非常適合低電壓電路結構。
[0022]當系統處于穩態時，擺率增強電路不影響常規控制環路電路，VB1、M2、M3、IB共同為M4提供合適的靜態偏置電壓，將M4的漏端電流偏置在一個相對較小的靜態工作電流下。VOUT輸出電壓與M4柵電壓都保持靜態。
[0023]當LDO的負載電流短時間內從輕載跳變為重載，由于VOUT節點寄生電容比較小，而該電路的常規控制環路響應速度比較慢，VOUT電壓出現向下的電壓波動。由于Cl耦合電容的作用，且Rl的阻值相對較大，M4柵電壓產生幾乎零延遲同幅度的電壓波動。由于VB1、M2、C2的作用，M4管源端電壓保存相對恒定。這樣以來M4的漏端產生零延遲的電流增量，增加流向Ml柵極的電流。在VOUT電壓發生向下波動的瞬間，零延遲地補充Ml管柵級電荷，Ml柵極電壓上升，進而提高Ml管漏極輸出電流，起到零延遲的大信號響應的作用，最大程度的降低VOUT電壓由于負載電流變化而產生的電壓下沖幅度。
[0024]以上所述實例僅表達了本發明的實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發明專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬于本發明的保護范圍。因此，本發明專利的保護范圍應以所附權利要求為準。
【主權項】
1.一種基于擺率增強的穩壓電路，由Native NMOS管Ml、M2, PMOS管M3、M4,運算放大器EA，電阻R1、R2、R3，電容C1、C2以及電流源IB組成，其特征在于，Native NMOS管Ml的漏極連接電源端口 VDD以及Native NMOS管M2的漏極，Native NMOS管Ml源極連接輸出端口 V0UT、電容Cl的C12端以及電阻R2的R21端，Native NMOS管Ml的柵極連接運算放大器EA的輸出端ea_o、PMOS管M4的漏極；電阻R2的R22端連接電阻R3的R31端以及運算放大器EA的反向輸入端；電阻R3的R32端連接GND端口、C2的C22端以及IB的負端；運算放大器EA的正向輸入端連接電壓輸入端口 VREF ；Native NMOS管M2的柵極連接偏置電壓輸入端口 VBl，Native NMOS管M2管源極連接PMOS管M3管的源極、PMOS管M4管源極以及電容C2的C21端；PM0S管M3管的柵極連接PMOS管M3管的漏極、Rl的Rll端、IB的正端；M4管柵極連接Cl的Cll端、Rl的R12端。2.根據權利要求1所述的穩壓電路，其特征在于，所述電容C2可采用開路來替代。
【專利摘要】一種基于擺率增強的穩壓電路，利用電容器件直接將輸出電壓VOUT連接到M4管柵級，實現零延遲的環路響應。同時利用M3、R1、IB給M4管柵級提供靜態電壓偏置，利用Native NMOS管 M2以及C2給M4管源級提供靜態電壓偏置，保證該電路實現零延遲環路響應的同時，具有高電源電壓抑制比、適用于低輸入電壓應用環境等優點。
【IPC分類】G05F1/565
【公開號】CN104950976
【申請號】CN201510256206
【發明人】朱吉涵
【申請人】泰斗微電子科技有限公司
【公開日】2015年9月30日
【申請日】2015年5月20日