一種基于延遲鏈復用的PUFs電路的制作方法
【專利摘要】本發明公開了一種基于延遲鏈復用的PUFs電路，包括n個傳輸延遲電路和生成n個用于控制傳輸延遲電路的控制信號的控制器，傳輸延遲電路中設置有兩條完全對稱的信號傳輸延遲通路，n個傳輸延遲電路具有2n條信號傳輸延遲通路，每條信號傳輸延遲通路的信號輸出端輸出一個延遲信號，PUFs電路還包括個判決器，2n條信號傳輸延遲通路的信號輸出端中每兩個不同的信號輸出端組合為一組延遲信號輸出端，組合得到組延遲信號輸出端，組延遲信號輸出端與個判決器的信號輸入端一一對應連接，每組延遲信號輸出端輸出一組延遲信號到一個對應的判決器生成一位密鑰輸出，個判決器輸出位密鑰；優點是實現信號傳輸延遲通路的最大化復用，提高了電路的利用率，降低了電路成本。
【專利說明】-種基于延遲鏈復用的PUFs電路
【技術領域】
[0001] 本發明涉及一種物理不可克隆函數電路，尤其是涉及一種基于延遲鏈復用的PUFs 電路。
【背景技術】
[0002] 在現代信息安全系統中，物理不可克隆函數電路（PUFs電路）已經被廣泛用來作 為身份認證和防偽手段，如智能卡、信用卡、RFID標簽、蘋果手機、安全攝像機和游戲設備等 等。將PUFs電路應用到安全設備中，可以有效防御傳統的攻擊模式，如數學攻擊、病毒攻 擊、差分功耗攻擊以及碰撞攻擊等等。PUFs電路最早是由麻省理工大學的Gassend等研究 人員提出來的，它是芯片領域的"DNA特征識別技術"，通過物理不可克隆函數電路提取芯片 制造過程中無法避免引入的工藝偏差，產生無限多個、特有的密鑰。PUFs電路的種種特性， 使得越來越多的研究人員開展相關的研究工作。
[0003] Lim等提出了基于判決器和信號傳輸延遲的PUFs電路，該PUFs電路由傳輸延遲電 路和判決器兩個部分組成，傳輸延遲電路中布置兩條完全對稱的信號傳輸延遲通路，兩條 信號傳輸延遲通路的輸出端與判決器的兩個輸入端一一對應連接，其結構示意圖如圖1所 示。該PUFs電路的工作過程為：使用相同的激勵信號（控制信號）傳輸經過兩條信號傳輸 延遲通路，兩條信號傳輸延遲通路中接入相同的輸入信號，在激勵信號作用下，兩條信號傳 輸延遲通路分別輸出一路輸出信號到判決器中，判決器根據兩路輸出信號的延遲時間判斷 PUFs電路輸出信號為0或1，由此實現一位密鑰輸出。現有的可實現多位密鑰輸出的PUFs 電路，通常包括多個并行設置的上述PUFs電路，每個PUFs電路中兩條信號傳輸延遲通路輸 出的兩路輸出信號對應輸入一個判決器中生成一位密鑰輸出，多個PUFs電路輸出地密鑰 組合形成多位密鑰，密鑰的位數與PUFs電路的數量相同。
[0004] 但是上述PUFs電路存在以下問題：并行設置的各個PUFs電路之間相互獨立，各個 PUFs電路中傳輸延遲電路的兩個輸出信號互不關聯，每個PUFs電路中傳輸延遲電路的兩 個輸出信號獨立作為一組延遲信號輸入到一個判決器中，電路利用率較低，而且如果想要 得到位數更多的密鑰輸出，目前的解決方法主要是增加PUFs電路的數量，由此造成電路成 本的大幅度增加。
【發明內容】
[0005] 本發明所要解決的技術問題是提供一種基于延遲鏈復用的PUFs電路，該PUFs電 路中設置n個傳輸延遲電路和個判決器，每個傳輸延遲電路中布置的上下兩條完全對 稱的信號傳輸延遲通路（延遲鏈）各輸出一個輸出信號，n個傳輸延遲電路輸出2n個輸出 信號，該2n個輸出信號組成PUFs電路的2n個延遲信號，將2n個延遲信號采用數學排列 組合的方法，選擇其中兩個延遲信號組合為一組延遲信號輸入到一個判決器中，由此2n個 延遲信號兩兩組合得到組延遲信號后輸入到個判決器中，得到位密鑰輸出， n > 2且為整數，由此各個PUFs電路中傳輸延遲電路的兩個輸出信號相互關聯，實現信號傳 輸延遲通路的最大化復用，有效的提高了電路的利用率，在保持傳輸延遲電路數量不變的 基礎上，僅需增加一定數量的判決器，即可實現位密鑰的輸出，大大降低了電路成本。
[0006] 本發明解決上述技術問題所采用的技術方案為：一種基于延遲鏈復用的PUFs電 路，包括n個傳輸延遲電路和生成n個用于控制傳輸延遲電路的控制信號的控制器，所述的 傳輸延遲電路中設置有兩條完全對稱的信號傳輸延遲通路，所述的n個傳輸延遲電路具有 2n條信號傳輸延遲通路，每條所述的信號傳輸延遲通路的信號輸出端輸出一個延遲信號， 所述的PUFs電路還包括個判決器，2n條信號傳輸延遲通路的信號輸出端中每兩個不 同的信號輸出端組合為一組延遲信號輸出端，組合得到組延遲信號輸出端，組延 遲信號輸出端與個判決器的信號輸入端 對應連接，每組延遲信號輸出端輸出一組 延遲信號到一個對應的判決器生成一位密鑰輸出，個判決器輸出位密鑰，n > 2且 為整數，其中，Cfw為排列組合數學計算公式，
【權利要求】
1. 一種基于延遲鏈復用的PUFs電路，包括n個傳輸延遲電路和生成n個用于控制傳 輸延遲電路的控制信號的控制器，所述的傳輸延遲電路中設置有兩條完全對稱的信號傳輸 延遲通路，所述的n個傳輸延遲電路具有2n條信號傳輸延遲通路，每條所述的信號傳輸延 遲通路的信號輸出端輸出一個延遲信號，其特征在于所述的PUFs電路還包括個判決 器，2n條信號傳輸延遲通路的信號輸出端中每兩個不同的信號輸出端組合為一組延遲信號 輸出端，組合得到Cfn組延遲信號輸出端，組延遲信號輸出端與個判決器的信號 輸入端一一對應連接，每組延遲信號輸出端輸出一組延遲信號到一個對應的判決器生成一 位密鑰輸出，個判決器輸出位密鑰，n > 2且為整數，其中，為排列組合數學公
2. 根據權利要求1所述的一種基于延遲鏈復用的PUFs電路，其特征在于每個所述的傳 輸延遲電路包括i位延遲電路，i > 2且為整數，每位所述的延遲電路由兩個電路結構相同 的延遲單元組成，所述的兩個延遲單元分別為第一延遲單元和第二延遲單元； 所述的延遲單元包括第一 NMOS管、第二NMOS管、第一 PMOS管、第二PMOS管、第一反相 器、第二反相器和第三反相器，所述的第一反相器的輸入端為所述的延遲單元的第一輸入 端，所述的第二反相器的輸入端為所述的延遲單元的第二輸入端，所述的第一反相器的輸 出端、所述的第一 NMOS管的漏極和所述的第一 PMOS管的漏極連接，所述的第二反相器的輸 出端、所述的第二NMOS管的漏極和所述的第二PMOS管的漏極連接，所述的第一 PMOS管的 柵極和所述的第二NMOS管的柵極連接，所述的第一 NMOS管的源極、所述的第一 PMOS管的 源極、所述的第二NMOS管的源極、所述的第二PMOS管的源極和所述的第三反相器的輸入端 連接，所述的第三反相器的輸出端為所述的延遲單元的輸出端，所述的第一 NMOS管的柵極 和所述的第二PMOS管的柵極連接且其連接端為所述的延遲單元的控制端，用于接入控制 信號； 所述的延遲電路的第一延遲單元的控制端和第二延遲單元的控制端連接且其連接端 為所述的延遲電路的控制端，所述的延遲電路的第一延遲單元的第一輸入端與第二延遲單 元的第一輸入端連接且其連接端為所述的延遲電路的第一輸入端，所述的延遲電路的第一 延遲單元的第二輸入端與第二延遲單元的第二輸入端連接且其連接端為所述的延遲電路 的第二輸入端，所述的延遲電路的第一延遲單元的輸出端為所述的延遲電路的第一輸出 端，所述的延遲電路的第二延遲單元的輸出端為所述的延遲電路的第二輸出端，所述的i 位延遲電路中第j位延遲電路的第一輸出端與第j+1位延遲電路的第一輸入端連接，第j 位延遲電路的第二輸出端與第j+1位延遲電路的第二輸入端連接，j = 1，…，i-1 ;所述的 兩條完全對稱的信號傳輸延遲通路分別為由所述的i位延遲電路的第一延遲單元連接后 形成的第一條信號傳輸延遲通路和由所述的i位延遲電路的第二延遲單元連接后形成的 第二條信號傳輸延遲通路；所述的第一條信號傳輸延遲通路中第i位第一延遲單元的輸出 端為所述的第一條信號傳輸延遲通路的信號輸出端，所述的第二條信號傳輸延遲通路中第 i位第二延遲單元的輸出端為所述的第二條信號傳輸延遲通路的信號輸出端； 所述的控制器生成i位控制信號輸出，n個傳輸延遲電路中位于同一位的延遲電路的 控制端接入同一位控制信號，所述的i位控制信號一一對應輸入每個傳輸延遲電路中i位 延遲電路的控制端。
3.根據權利要求1所述的一種基于延遲鏈復用的PUFs電路，其特征在于每個所述的傳 輸延遲電路包括i位延遲電路，i > 2且為整數，每位所述的延遲電路由兩個電路結構相同 的延遲單元組成，所述的兩個延遲單元分別為第一延遲單元和第二延遲單元； 所述的延遲單元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS 管、第十PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第 十二NMOS管和第四反相器，所述的第五PMOS管的源極、所述的第六PMOS管的源極、所述的 第七PMOS管的源極和所述的第八PMOS管的源極均接入電源，所述的第五PMOS管的漏極、 所述的第六PMOS管的柵極、所述的第七NMOS管的漏極和所述的第八NMOS管的柵極連接且 其連接端為所述的延遲單元的第一輸入端，所述的第五PMOS管的柵極、所述的第六PMOS管 的漏極、所述的第七NMOS管的柵極、所述的第八NMOS管的漏極、所述的第九PMOS管的漏極 和所述的第i^一 NMOS管的漏極連接，所述的第七NMOS管的源極、所述的第八NMOS管的源 極、所述的第九NMOS管的源極和所述的第十NMOS管的源極均接地，所述的第七PMOS管的 漏極、所述的第九NMOS管的漏極、所述的第八PMOS管的柵極和所述的第十NMOS管的柵極 連接，所述的第七PMOS管的柵極、所述的第八PMOS管的漏極、所述的第九NMOS管的柵極、 所述的第十NMOS管的漏極、所述的第十二NMOS管的漏極和所述的第十PMOS管的漏極連 接，所述的第九PMOS管的柵極和所述的第十二NMOS管的柵極連接，所述的第十一 NMOS管 的柵極和所述的第十PMOS管的柵極連接且其連接端為所述的延遲單元的控制端，用于接 入控制信號，所述的第十一 NMOS管的源極、所述的第九PMOS管的源極、所述的第十二NMOS 管的源極、所述的第十PMOS管的源極和所述的第四反相器的輸入端連接，所述的第四反相 器的輸出端為所述的延遲單元的輸出端； 所述的延遲電路的第一延遲單元的控制端和第二延遲單元的控制端連接且其連接端 為所述的延遲電路的控制端，所述的延遲電路的第一延遲單元的第一輸入端與第二延遲單 元的第一輸入端連接且其連接端為所述的延遲電路的第一輸入端，所述的延遲電路的第一 延遲單元的第二輸入端與第二延遲單元的第二輸入端連接且其連接端為所述的延遲電路 的第二輸入端，所述的延遲電路的第一延遲單元的輸出端為所述的延遲電路的第一輸出 端，所述的延遲電路的第二延遲單元的輸出端為所述的延遲電路的第二輸出端，所述的i 位延遲電路中第j位延遲電路的第一輸出端與第j+1位延遲電路的第一輸入端連接，第j 位延遲電路的第二輸出端與第j+1位延遲電路的第二輸入端連接，j = 1，…，i-1 ;所述的 兩條完全對稱的信號傳輸延遲通路分別為由所述的i位延遲電路的第一延遲單元連接后 形成的第一條信號傳輸延遲通路和由所述的i位延遲電路的第二延遲單元連接后形成的 第二條信號傳輸延遲通路；所述的第一條信號傳輸延遲通路中第i位第一延遲單元的輸出 端為所述的第一條信號傳輸延遲通路的信號輸出端，所述的第二條信號傳輸延遲通路中第 i位第二延遲單元的輸出端為所述的第二條信號傳輸延遲通路的信號輸出端； 所述的控制器生成i位控制信號輸出，n個傳輸延遲電路中位于同一位的延遲電路的 控制端接入同一位控制信號，所述的i位控制信號一一對應輸入每個傳輸延遲電路中i位 延遲電路的控制端。
4. 根據權利要求1所述的一種基于延遲鏈復用的PUFs電路，其特征在于每個所述的傳 輸延遲電路包括i位延遲電路，i > 2且為整數，每位所述的延遲電路由兩個電路結構相同 的延遲單元組成，所述的兩個延遲單元分別為第一延遲單元和第二延遲單元； 所述的延遲單元包括第i^一 PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、 第十五PMOS管、第十六PMOS管、第十三NMOS管、第十四NMOS關、第十五NMOS管、第十六 NMOS管、第十七NMOS管、第十八NMOS管和第五反相器， 所述的第i PMOS管的源極、所述的第十二PMOS管的源極、所述的第十二PMOS管的 柵極、所述的第十四NMOS管的柵極、所述的第十三PMOS管的源極、所述的第十四PMOS管的 源極、所述的第十四PMOS管的柵極和所述的第十六NMOS管的柵極均接入電源，所述的第 十一 PMOS管的柵極和所述的第十三NMOS管的柵極連接且其連接端為所述的延遲單元的 第一輸入端，所述的第十三PMOS管的柵極和所述的第十五NMOS管的柵極連接且其連接端 為所述的延遲單元的第二輸入端，所述的第十一 PMOS管的漏極、所述的第十二PMOS管的 漏極、所述的第十三NMOS管的漏極、所述的第十七NMOS管的柵極、所述的第十三PMOS管 的漏極、所述的第十四PMOS管的漏極、所述的第十五NMOS管的漏極和所述的第十六PMOS 管的柵極連接且其連接端為所述的延遲單元的控制端，用于接入控制信號，所述的第十三 NMOS管的源極和所述的第十四NMOS管的漏極連接，所述的第十四NMOS管的源極接地，所 述的第十五NMOS管的源極和所述的第十六NMOS管的漏極連接，所述的第十六NMOS管的源 極接地，所述的第十七NMOS管的漏極和所述的第十五PMOS管的漏極連接，所述的第十八 NMOS管的漏極和所述的第十六PMOS管的漏極連接，所述的第十五PMOS管的柵極和所述的 第十八NMOS管的柵極連接，所述的第十七NMOS管的源極、所述的第十五PMOS管的源極、所 述的第十八NMOS管的源極、所述的第十六PMOS管的源極和所述的第五反相器的輸入端連 接，所述的第五反相器的輸出端為所述的延遲單元的輸出端； 所述的延遲電路的第一延遲單元的控制端和第二延遲單元的控制端連接且其連接端 為所述的延遲電路的控制端，所述的延遲電路的第一延遲單元的第一輸入端與第二延遲單 元的第一輸入端連接且其連接端為所述的延遲電路的第一輸入端，所述的延遲電路的第一 延遲單元的第二輸入端與第二延遲單元的第二輸入端連接且其連接端為所述的延遲電路 的第二輸入端，所述的延遲電路的第一延遲單元的輸出端為所述的延遲電路的第一輸出 端，所述的延遲電路的第二延遲單元的輸出端為所述的延遲電路的第二輸出端，所述的i 位延遲電路中第j位延遲電路的第一輸出端與第j+1位延遲電路的第一輸入端連接，第j 位延遲電路的第二輸出端與第j+1位延遲電路的第二輸入端連接，j = 1，…，i-1 ;所述的 兩條完全對稱的信號傳輸延遲通路分別為由所述的i位延遲電路的第一延遲單元連接后 形成的第一條信號傳輸延遲通路和由所述的i位延遲電路的第二延遲單元連接后形成的 第二條信號傳輸延遲通路；所述的第一條信號傳輸延遲通路中第i位第一延遲單元的輸出 端為所述的第一條信號傳輸延遲通路的信號輸出端，所述的第二條信號傳輸延遲通路中第 i位第二延遲單元的輸出端為所述的第二條信號傳輸延遲通路的信號輸出端； 所述的控制器生成i位控制信號輸出，n個傳輸延遲電路中位于同一位的延遲電路的 控制端接入同一位控制信號，所述的i位控制信號一一對應輸入每個傳輸延遲電路中i位 延遲電路的控制端。
5. 根據權利要求1、或2、或3、或4所述的一種基于延遲鏈復用的PUFs電路，其特征在 于所述的判決器包括第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管 和第六NMOS管，所述的第三PMOS管的源極和所述的第四PMOS管的源極均接入電源，所述 的第三PMOS管的漏極、所述的第三NMOS管的漏極、所述的第四NMOS管的漏極、所述的第四 PMOS管的柵極和所述的第五NMOS管的柵極連接，所述的第三PMOS管的柵極、所述的第四 NMOS管的柵極、所述的第四PMOS管的漏極、所述的第五NMOS管的漏極和所述的第六NMOS 管的漏極連接且其連接端為所述的判決器的輸出端，所述的第三NMOS管的源極、所述的第 四NMOS管的源極、所述的第五NMOS管的源極和所述的第六NMOS管的源極均接地，所述的 第三NMOS管的柵極和所述的第六NMOS管的柵極為所述的判決器的兩個輸入端，每個所述 的判決器的兩個輸入端與其對應的一組延遲信號輸出端 對應連接。
6.根據權利要求1、或2、或3、或4所述的一種基于延遲鏈復用的PUFs電路，其特征在 于所述的控制器包括數據輸入模塊、移位寄存器和譯碼器，所述的數據輸入模塊用于輸入 外部數據，所述的數據輸入模塊與所述的移位寄存器連接，所述的移位寄存器與所述的譯 碼器連接，所述的譯碼器輸出控制信號。
【文檔編號】G05B19/04GK104360605SQ201410491126
【公開日】2015年2月18日 申請日期:2014年9月23日 優先權日:2014年9月23日
【發明者】張躍軍, 汪鵬君, 李建瑞, 李剛 申請人:寧波大學