一種簡單的線性電源的制作方法
【專利摘要】本發明公開了一種簡單的線性電源電路，所述的線性電源電路輸出電壓為兩個二極管連接的NMOS管和PMOS管的串聯電壓，電路采用三級級聯的放大器結構，并采用負反饋以減小負載變化和電源電壓波動帶來的輸出電壓變化，穩定輸出電壓。本電路的輸入電流為納安級，大部分MOS管工作在亞閾值區，因此正常工作時的功耗非常低，此外，通過調整電流鏡負載以及鏡像比例等方法還可以實現對輸出電壓的調節。
【專利說明】—種簡單的線性電源
【技術領域】
[0001]本發明主要涉及線性電源電路的設計領域，特指一種簡單的線性電源電路。
【背景技術】
[0002]對于模擬集成電路而言，電源系統的好壞影響電路性能的許多方面，一些高精度模擬電路，如高精度模數轉換器(ADC)、高精度數模轉換器(DAC)、儀表放大器等，這類電路通常都需要一個高質量的電源供電，電源電路的實現比較復雜，設計難度和成本都比較高。但是一些對電源要求不很高的電路，比如模擬模塊中規模較小的數字電路，RC振蕩器等，這類電路的電源如果采用LDO供電，性能固然會更好，但是這會導致過設計，實際上一個結構相對簡單的線性電源完全滿足這類電路對電源的需求。
【發明內容】
[0003]本發明要解決的問題就在于:針對現有技術存在的問題，提出一種簡單的線性電源電路。
本發明提出的解決方案為:本電路的輸出電壓為兩個二極管連接的NMOS管和PMOS管的串聯電壓，電路采用三級級聯的放大器結構，并采用負反饋以減小負載變化和電源電壓波動帶來的輸出電壓變化，穩定輸出電壓。本電路的輸入電流為納安級，大部分MOS管工作在亞閾值區，因此正常工作時的功耗非常低，此外，通過調整電流鏡負載以及鏡像比例等方法還可以實現對輸出電壓的調節。
【專利附圖】
【附圖說明】
[0004]圖1是本發明的電路原理示意圖；
【具體實施方式】
[0005]以下將結合附圖和具體實施對本發明做進一步詳細說明。
如圖1所示，第一級放大器以M4為放大管，M9為負反饋管，M5和M7為負載管；第二級放大器以M6為放大管，M2為負載管；第三級以MlO為放大管，M3和M8為負載。假設由于負載的變化導致輸出電壓V。變高，NMOS管M5柵極電壓的變大導致其漏極電壓降低，也就是說PMOS管M7的柵極電壓降低，這又導致PMOS管M6的漏極電壓升高，也就是PMOS管MlO的柵極電壓升高，于是其漏極電壓降低，輸出電壓Vo也減小。這是一個負反饋過程，穩定了輸出電壓。輸出電壓的表達式為:
V0 = VGS3+VSG8 (I)
圖1中輸入電流Itl為納安級，因此電流鏡MOS管都工作在亞閾值導通區，根據亞閾值MOS管的電流公式:
r r W ? 式中η>1，為非理想因子，Vt為熱力學電壓，在常溫下其值約為26mV，Ido為MOS管飽和漏電流，于是得到:
JT
Vrs =nV.1n ,h*(3)
'n^W
對于M3，可得:
(I (Λ
Vgs3 =nVT In —.—(4)
K1Dn Vyv Λ/3 )
同理，對于M8:
(I f1、、
Vgss -nVT\n —(i)
^ ^Dp
將式⑷和式(5)代入式⑴可得輸出電壓為:
t I12 f L λ (Σ')..V0=VGSi + Vsm=nVT\n.-(6)
_IDp * IDn Jm3 Jms _
假設圖1中電流鏡的鏡像關系為:M1和M2的寬長比為l:a，M6和M7的寬長比為l:b，
M3和M4的寬長比為l:c，于是可以得到I2和Itl之間的關系為:j2=hA,帶入式(6)，
C
T, T, 1 a2b%2 (L) (L)…
V=nVTln —-^~.—.—(7)
[c1 IDp*IDn VW)M3 U
從上式可以看出，通過調節鏡像比例、M3和M8的寬長比以及輸入電流Itl都可以調節輸出電壓，為實現比較穩定的電壓輸出，就需要輸入電流的穩定性比較好。
圖1中，由放大管M6和負載管M2組成的共源級放大器提供主要的電壓增益，在M2的漏極會產生一個主極點，從穩定性考慮增加了米勒補償電容Cl。由于PMOS管的電子遷移率比NMOS管低，因此PMOS管M8和M9的柵極接地比NMOS管M3和M4的源極接地能產生更大的輸出電阻，能有效的增加負反饋的程度，提高電路的穩定性，同時大電阻條件下可降低電路中的電流，從而減小功耗。此外，由于M3和M8都須為倒比管，具有很小的寬長比，保證了其導通電流非常小，且鏡像到M4、M9以及M7、M6的電流也很小，從而保證了這些管子都工作在亞閾值區，降低了電路的功耗，提高了電源效率。
【權利要求】
1.一種簡單的線性電源電路，其特征在于: NMOS管Ml柵漏短接，并接到外部電流源Itl的電流輸出端，源極接地GND ；NM0S管M2的柵極接NMOS管Ml的柵極，源極接地GND，漏極接PMOS管M6的漏極；NM0S管M3的柵漏短接并接輸出端V。，源極接PMOS管M8的源極；NM0S管M4的柵極接輸出端V。，源極接PMOS管M9的源極，漏極接NMOS管M5的源極；NM0S管M5的柵極接輸出端V。，源極接NMOS管M4的漏極，漏極接PMOS管M7的漏極；PM0S管M6的柵極接PMOS管M7的柵極，源極接電源VDD，漏極接NMOS管M2的漏極；PM0S管M7的柵漏短接并接到NMOS管M5的漏極，源極接電源VDD ；PMOS管M8的柵漏短接并接到電源地GND，源極接NMOS管M3的源極；PM0S管M9的柵極接PMOS管M8的柵極，源極接NMOS管M4的源極，漏極接電源地GND ；PM0S管MlO的柵極接NMOS管M2的漏極，源極接電源VDD，漏極接輸出端V。；補償電容Cl的一端接NMOS管M2的漏極，另一端接輸出端V。。
【文檔編號】G05F1/56GK104267774SQ201410439658
【公開日】2015年1月7日 申請日期:2014年9月1日 優先權日:2014年9月1日
【發明者】沈磊 申請人:長沙景嘉微電子股份有限公司