輸出電路以及電壓信號輸出方法
【專利摘要】公開了一種輸出電路以及電壓信號輸出方法。輸出電路包括：串聯連接在高電勢側電源與輸出節點之間的第一PMOS晶體管和第二PMOS晶體管；串聯連接在低電勢側電源與輸出節點之間的第一NMOS晶體管和第二NMOS晶體管；將第一偏置電壓輸出到連接到第二PMOS晶體管的柵極端子的第一偏置節點并且將第二偏置電壓輸出到連接到第二NMOS晶體管的柵極端子的第二偏置節點的偏置電壓生成電路；抑制第一偏置電壓的波動的第一偏置電壓穩定電路和抑制第二偏置電壓的波動的第二偏置電壓穩定電路；以及檢測使得第一偏置電壓和第二偏置電壓發生波動的信號改變并且控制第一偏置電壓穩定電路和第二偏置電壓穩定電路的控制電路。
【專利說明】輸出電路以及電壓信號輸出方法
【技術領域】
[0001] 所公開的技術涉及一種由低耐壓晶體管所形成的高電壓輸出電路以及電壓信號 輸出方法。
【背景技術】
[0002] 近年，在半導體器件中，隨著接口（I/F)部分的速度的增加及其電壓的降低，在先 進技術處理中所制造的晶體管趨向于降低晶體管可以處理的電壓。然而，基于不屬于先進 技術的標準所制造的大多數接口需要高電壓。因此，使用由在先進技術處理中所制造的低 耐壓晶體管所形成的輸出電路產生了高電壓輸出，并且在這種情況下引起了耐壓不足的狀 態。
[0003] 結果，使用低耐壓晶體管、通過對低耐壓晶體管進行級聯連接以分散被施加到晶 體管的電壓，形成了高電壓輸出電路。在這樣的輸出電路中，電平發生偏移的驅動信號被施 加到一部分晶體管的柵極，并且同時，偏置電壓被施加到其他晶體管的柵極。
[0004] 在輸出電路中，來自輸出節點的驅動信號和噪聲對偏置電壓產生影響并且使得偏 置電壓發生波動。如果偏置電壓發生波動，則存在被施加到晶體管的電壓超過耐壓的情況， 因此晶體管損壞。
[0005] 當在這樣的輸出電路中執行高頻操作的情況下，當從輸出端子看去時PM0S晶體 管和NM0S晶體管所呈現的器件尺寸增大。因此，晶體管的柵極與漏極之間的電容也增加， 并且在輸出端子處的交流波動分量經由電容對節點的偏置電壓產生很大影響。因為這點， 偏置電壓發生波動并且如果波動較大，則不再可以保證耐壓。
[0006] 因此，旁路電容器被連接在偏置電壓信號線與參考電壓源（GND)之間，從而抑制 了由于噪聲所引起的偏置電壓的波動。然而，通常，在LSI中所使用的電容器增加了 LSI的 尺寸，因此如果設置有大尺寸電容器，則LSI的尺寸增加；并且如果電容器的尺寸降低，則 降低了電容，從而不可以足夠地降低噪聲。
[0007] 相關文獻
[0008] [專利文獻1]日本早期公開專利文獻第2009-218680號 [0009][專利文獻2]日本早期公開專利文獻第2011-250345號 [0010][專利文獻3]日本早期公開專利文獻第2002-009608號
【發明內容】
[0011] 如上所述，難以僅通過在偏置電壓信號線與參考電壓源（GND)之間連接旁路電容 器來足夠地抑制偏置電壓的波動。
[0012] 根據本實施例，公開了一種高壓輸出電路，在該高壓輸出電路中對低耐壓晶體管 進行級聯連接，并且該高壓輸出電路適當地抑制了偏置電壓的波動。
[0013] 根據實施例的第一方面，輸出電路包括：第一 PM0S晶體管和第二PM0S晶體管，該 第一 PM0S晶體管和第二PM0S晶體管串聯連接在高電勢側電源與輸出節點之間，第一 PM0S 晶體管連接到高電勢側電源側并且第二PMOS晶體管連接到輸出節點側；第一 NMOS晶體管 和第二NM0S晶體管，該第一 NM0S晶體管和第二NM0S晶體管串聯連接在低電勢側電源與輸 出節點之間，第一 NM0S晶體管連接到低電勢側電源側并且第二NM0S晶體管連接到輸出節 點側；偏置電壓生成電路，配置成將第一偏置電壓輸出到連接到第二PM0S晶體管的柵極端 子的第一偏置節點，并且將第二偏置電壓輸出到連接到第二NM0S晶體管的柵極端子的第 二偏置節點；第一偏置電壓穩定電路，連接到第一偏置節點并且配置成抑制第一偏置電壓 的波動；第二偏置電壓穩定電路，連接到第二偏置節點并且配置成抑制第二偏置電壓的波 動；以及控制電路，配置成檢測使第一偏置電壓和第二偏置電壓發生波動的信號改變，并且 配置成控制第一偏置電壓穩定電路和第二偏置電壓穩定電路的操作。
[0014] 根據實施例的第二方面，一種電壓信號輸出方法，用于通過將第一偏置電壓施加 到級聯連接的兩個PM0S晶體管和兩個NM0S晶體管中的一個PM0S晶體管的柵極、通過將第 二偏置電壓施加到NM0S晶體管中的一個的柵極、以及通過將輸出信號施加到另一個PM0S 晶體管的柵極和另一個NM0S晶體管的柵極，輸出具有等于或大于晶體管的耐壓的幅度的 信號，該方法包括：檢測使得第一偏置電壓和第二偏置電壓發生波動的信號改變，并且生成 第一控制信號和第二控制信號；以及依照第一控制信號和第二控制信號，使得暫時激活第 一偏置電壓穩定電路和第二偏置電壓穩定電路，第一偏置電壓穩定電路和第二偏置電壓穩 定電路配置成降低供給第一偏置電壓的第一偏置節點與高電勢側電源之間的阻抗、以及供 給第二偏置電壓的第二偏置節點與低電勢側電源之間的阻抗。
【專利附圖】
【附圖說明】
[0015] 圖1是示出了一般的輸出電路的配置的圖；
[0016] 圖2是示出了圖1所示的偏置電壓生成電路的電路配置的圖；
[0017] 圖3是用于說明在由于來自輸出節點的噪聲等所引起的在偏置節點處的電壓波 動的情況下，由于返回力（return force)的差異所引起的波動絕對值的降低的圖；
[0018] 圖4是示出了第一實施例的輸出電路的配置的圖；
[0019] 圖5A至圖5E是各自示出了在圖4所示的第一實施例的輸出電路中、當在I/O總 線端子BUS處的信號（電壓）在低電平（GND)與高電平（VDD)之間發生改變的情況下，在 各個部分處的電壓改變的時間圖；
[0020] 圖6是示出了第二實施例的輸出電路的配置的圖；以及
[0021] 圖7是示出了第一實施例的輸出電路的修改例的概念的圖。
【具體實施方式】
[0022] 在說明實施例的輸出電路之前，將說明由低耐壓晶體管所形成的并且輸出高電壓 信號的一般輸出電路。
[0023] 圖1是示出了 一般輸出電路的配置的圖。
[0024] 應理解在圖1的電路中，每個晶體管的耐壓的限制為電源電壓VDD(例如，10V)的 一半，S卩，VDD/2+ α (例如，5. 5V)，并且如果如VDD -樣大的電壓被施加在漏極與源極之間， 則晶體管損壞。考慮下述情況：在情況中，輸出電路由一般的逆變器構成，在該逆變器中， PM0S晶體管（在下文中，稱為PTr)和NM0S晶體管（在下文中，稱為NTr)串聯連接在VDD 與GND(OV)之間。在這種情況下，當輸出低（L)電平（GND)時，如VDD-樣大的電壓被施加 到PTr ;并且當輸出高（H)電平（VDD)時，如VDD -樣大的電壓被施加到NTr ;以及作為結果 每個器件損壞。
[0025] 因此，如圖1所示地形成輸出電路。輸出電路具有輸出部分1。輸出部分1具有 串聯連接在高電勢側電源端子2與低電勢側電源端子3之間的兩個PTrl和PTr2以及兩個 NTr 1和NTr2。在此，假定在高電勢側電源端子2處的電壓為VDD，并且假定在低電勢側電源 端子3處的電壓為OV(GND)。每個晶體管的溝道的基底連接到源極。PTrl和PTr2的連接 節點Nout連接到輸出端子（節點）out。輸出端子out可以是總線端子。在輸出端子是總 線端子的情況下，還產生了來自輸出電路的輸出，因此在提及輸出端子（節點）的情況下， 假定輸出端子還包括總線端子（節點）。
[0026] PTrl的柵極連接到緩沖器（逆變器）4的輸出節點N3,并且NTrl的柵極連接到 緩沖器5的輸出節點N4。緩沖器4執行控制，使得被輸出到輸出節點N3的信號的電壓在 VDD/2與VDD之間發生改變；并且緩沖器5執行控制，使得被輸出到輸出節點Μ的信號的電 壓在GND與VDD/2之間發生改變。換言之，在Ν3和Μ處的信號是在使用VDD/2和GND作 為電源電壓并且將其電平轉換為GND與VDD之間的電壓的電路中所生成的輸出信號。
[0027] PTr2的柵極和NTr2的柵極連接到偏置電壓生成電路6的輸出偏置節點Ν5和Ν6。 在N5處的電壓為Vbiasp = VDD/2 - Vth，并且在N6處的電壓為Vbiasn = VDD/2+Vth。例 如，如果假定 Vth = 0· 3V 并且 VDD/2 = 5V，則 Vbiasp = 4. 7V 并且 Vbiasn = 5. 3V，以及 PTr2和NTr2 -直處于導通狀態。由于這點，PTr2將在節點N1處的電勢固定為VDD/2,其從 Vbiasp提升了與Vth相對應的量。NTr2將在節點N2處的電勢固定為VDD/2,其從Vbiasn 降低了與Vth相對應的量。
[0028] 在Nout = 0V的輸出時，VDD - VDD/2 = VDD/2的電壓被加到PTrl的源極與漏極之 間，并且VDD/2 - 0V = VDD/2的電壓被施加到PTr2的源極與漏極之間，兩者均等于或小于 耐壓。NTrl和NTr2的源極與漏極之間的電壓均為0V。在Nout = VDD的輸出時，VDD/2 - 0V =VDD/2的電壓被加在NTrl的源極與漏極之間，并且VDD - VDD/2 = VDD/2的電壓被施加 在NTr2的源極與漏極之間，兩者均等于或小于耐壓。PTrl和PTr2的源極與漏極之間的電 壓均為0V。
[0029] 如上所述，即使在0與VDD之間發生改變的信號被輸出到Nout，也可以防止輸出部 分1的PTrl和PTr2以及NTrl和NTr2的耐壓變為不足。
[0030] 關于由偏置電壓生成電路6所輸出的偏置電壓的設置，足以依照晶體管的耐壓適 當地執行設置。
[0031] 當在圖1的輸出電路中執行高頻操作的情況下，期望將當從輸出端子out看去時 PTr2和NTr2所呈現的器件尺寸設置為大。因為這點，晶體管的柵極與漏極之間的電容隨之 變大，并且經由該電容，在節點Nout處的交流波動分量以過大而難以被忽視的幅度傳播到 偏置電壓輸出電路的輸出偏置節點N5和N6。由于這點，在N5和N6處的電壓發生波動，并 且如果波動較大，則在節點N1和N2處的電勢也發生波動，從而不再可以保證被施加到晶體 管的電壓等于或小于耐壓。
[0032] 因此，在圖1的電路中，旁路電容器C1和C2被連接在輸出偏置節點N5和N6與 GND之間。通過設置旁路電容器C1和C2,降低了在輸出偏置節點N5和N6處所產生的噪聲 幅度。
[0033] 電容值越大，則旁路電容器Cl和C2使得噪聲的幅度降低地越多，然而，通常如果 在LSI中所設置的電容器的電容值增加，則其尺寸也增加，因此尺寸影響成為問題。
[0034] 圖2是示出了圖1所示的偏置電壓生成電路6的電路配置的圖。
[0035] 偏置電壓生成電路6具有分壓電路7和偏置電壓輸出電路8。分壓電路7具有串 聯連接在高電勢側電源端子2與低電勢側電源端子3之間的電阻器Rl、NTr3、PTr3、NTr4、 PTr4、以及電阻器R2。R1與NTr3之間的連接節點為節點N8，PTr3與NTr4之間的連接節點 為節點N7,以及PTr4與電阻器R2之間的連接節點是節點N9。假定電阻器R1的電阻值與 電阻器R2的電阻值相等，以及PM0S晶體管的閾值與NM0S晶體管的閾值相等并且為Vth。 分壓電路7從節點N7輸出中心分壓VDD/2、從節點N8輸出第一分壓VDD/2+2Vth、以及從節 點N9輸出第二分壓VDD/2 - 2Vth。
[0036] 偏置電壓輸出電路8具有：第一偏置電壓輸出電路，配置成輸出第一偏置電壓；以 及第二偏置電壓輸出電路，配置成輸出第二偏置電壓。第一偏置電壓輸出電路具有串聯連 接在高電勢側電源端子2與低電勢側電源端子3之間的NTr5和PTr5。NTr5的柵極端子連 接到分壓電路7的節點N7,并且對其施加中心分壓VDD/2。PTr5的柵極端子連接到分壓電 路7的節點N9,并且對其施加第二分壓VDD/2 - 2Vth。NTr5和PTr5的連接節點連接到輸出 偏置節點N5并且輸出第一偏置電壓VDD/2 - Vth。
[0037] 第二偏置電壓輸出電路具有串聯連接在高電勢側電源端子2與低電勢側電源端 子3之間的NTr6和PTr6。NTr6的柵極端子連接到分壓電路7的節點N8,并且對其施加第 一分壓VDD/2+2Vth。PTr6的柵極端子連接到節點N7,并且對其施加中心分壓VDD/2。NTr6 和PTr6的連接節點連接到輸出偏置節點N6并且輸出第二偏置電壓VDD/2+Vth。
[0038] 圖2所不的偏置電壓生成電路6的第一偏置電壓輸出電路和第二偏置電壓輸出電 路經由漏極接地的晶體管輸出偏置電壓，因此相對于在輸出偏置節點處的電壓波動自發地 返回到恒定狀態。例如，在輸出偏置節點N5在正（+)方向上發生波動的情況下，PTr5中的 柵極到源極電壓Vgs暫時地增加，以及與在恒定狀態中相比，漏極到源極電流Ids增加。此 電流增加發揮作用以使向+傾斜的偏置節點返回到恒定狀態，因此操作從波動狀態自發地 返回。對于在負（_)方向上的改變，使作用反向，并且類似地操作從波動返回到原始狀態。 以這種方式，偏置電壓輸出電路進行操作以使波動偏置電壓返回到原始電平，因此抑制了 偏置電壓的波動。
[0039] 在返回方向上發揮作用的力（驅動力）依賴于輸出晶體管的W/L比例（W :柵極寬 度，L :柵極長度），并且W/L越大，則相對于波動的返回力越強，然而，出現了恒定電流反向 地增加的問題。在下文中，為了簡化說明，返回力強（即，W/L大）的狀態表示為偏置節點 阻抗低，并且返回力弱（即，W/L小）的狀態表示為偏置節點阻抗高。
[0040] 以上所述的返回操作是由偏置電壓節點自身的波動所觸發的。因為這點，在返回 力強的情況下，在電壓波動期間返回操作發揮作用，并且降低波動的絕對值；然而，當返回 力弱時，在波動終止之后執行返回操作，因此從降低波動的絕對值的角度來看，結果與未采 取措施的狀態相同。
[0041] 圖3是用于說明在由于來自輸出節點的噪聲等所引起的在偏置節點處的電壓波 動的情況下，由于返回力的差異所引起的波動絕對值的降低的圖。
[0042] 在圖3中，虛線P指示在偏置電壓輸出電路的返回力（驅動力）強的情況下在偏 置節點處的電壓波動，并且實線Q指示在返回力（驅動力）弱的情況下在偏置節點處的電 壓波動。
[0043] 從觀察器件的耐壓的角度來看，盡可能地抑制在偏置節點處的波動的絕對值，并 且期望返回力（驅動力）強。
[0044] 如之前所述，在圖1的輸出電路中，在執行高頻操作的情況下，期望從輸出端子 out看去時PTr2和NTr2所呈現的器件尺寸增加。然而，因為這點，晶體管的柵極與漏極之 間的電容也隨之增加，并且在節點Nout處的交流波動分量經由電容以過大而難以被忽視 的幅度傳播到偏置電壓輸出電路的輸出偏置節點N5和N6。因為這點，在N5和N6處的電壓 發生波動，并且如果波動較大，則在節點N1和N2處的電勢也發生波動，以及不再可以保證 被施加到晶體管的電壓等于或小于耐壓。
[0045] 如之前所述，當在偏置電壓生成電路中所包括的偏置電壓輸出電路中，相對于在 偏置節點處的上述電壓波動采取測量的情況下，降低偏置節點的阻抗，并且通過犧牲恒定 電流使得電壓波動快速停止。然而，在高速操作時，信號的轉換速率變得急劇，因此在偏置 節點處的波動也變得急劇，并且不可能觀察到器件的耐壓，除非使電路快速地執行返回操 作以使得在偏置節點處的電壓波動期間返回力發揮作用。換言之，期望在高速操作時，偏置 節點阻抗降低與快速返回操作相對應的量。在這種情況下，伴隨著偏置節點阻抗降低恒定 電流增加，因此期望抑制恒定電流。
[0046] 圖4是示出了第一實施例的輸出電路的配置的圖。
[0047] 以下述情況為前提：形成第一實施例的輸出電路的每個晶體管的耐壓的限制是電 源電壓VDD (例如，10V)的一半，S卩，VDD/2+α (例如，5.5V)，并且如果如VDD-樣大的電壓 被施加到漏極與源極之間，則晶體管損壞。
[0048] 第一實施例的輸出電路使用I/O端子BUS的重入（reentry)輸入以檢測在端子 BUS處的電壓波動。
[0049] 第一實施例的輸出電路具有輸出部分1、緩沖器4和緩沖器5、分壓電路7、第一偏 置電壓輸出電路8A以及第二偏置電壓輸出電路8B。第一實施例的輸出電路還具有第一偏 置電壓穩定電路11A、第二偏置電壓穩定電路11B、重入輸入電路12、以及控制電路13。分 壓電路7、第一偏置電壓輸出電路8A以及第二偏置電壓輸出電路8B形成了偏置電壓生成電 路6。
[0050] 輸出部分1以及緩沖器4和緩沖器5與圖1所示的輸出電路中的相同，并且輸出 部分1的PTr2和NTr2的連接節點連接到I/O總線端子BUS。分壓電路7與圖2所示的分 壓電路相同。省略輸出部分1、緩沖器4和緩沖器5、以及分壓電路7的說明。
[0051] 第一偏置電壓輸出電路8A和第二偏置電壓輸出電路8B將偏置節點N5和N6即使 在空閑狀態也保持為期望的電壓。第一偏置電壓輸出電路8A和第二偏置電壓輸出電路8B 與圖2的偏置電壓輸出電路8中所包括的第一偏置電壓輸出電路和第二偏置電壓輸出電路 相同，然而，不同之處在于降低了 W/L比例并且降低了恒定電流。省略了第一偏置電壓輸出 電路8A和第二偏置電壓輸出電路8B的具體電路結構的說明。
[0052] 第一偏置電壓穩定電路11A具有PM0S晶體管PTr 11、NM0S晶體管NTr 11、PM0S晶 體管PTrl2、以及NM0S晶體管NTrl2。PTrll和NTrll串聯連接在高電勢側電源（VDD)與連 接到偏置節點N5的端子之間，以及PTrll連接到VDD并且NTrll連接到與偏置節點N5相 連接的端子。NTrl2和PTrl2串聯連接在低電勢側電源（GND)與連接到偏置節點N5的端 子之間，以及NTrl2連接到GND并且PTrl2連接到與偏置節點N5相連接的端子。來自控制 電路13的第一控制信號被施加到PTrll的柵極，并且來自分壓電路7的中心分壓被施加到 NTrll的柵極。來自控制電路13的第二控制信號被施加到NTr 12的柵極，并且來自分壓電 路7的第三分壓被施加到PTrl2的柵極。
[0053] 第二偏置電壓穩定電路11B具有PM0S晶體管PTrl3、NM0S晶體管NTrl3、PM0S晶 體管PTrl4、以及NM0S晶體管NTrl4。PTrl3和NTrl3串聯連接在VDD與連接到偏置節點 N6的端子之間，以及PTrl3連接到VDD并且NTrl3連接到與偏置節點N6相連接的端子。 NTrl4和PTrl4串聯連接在GND與連接到偏置節點N6的端子之間，以及NTrl4連接到GND并 且PTrl4連接到與偏置節點N5相連接的端子。來自控制電路13的第一控制信號被施加到 PTrl3的柵極，并且來自分壓電路7的第一分壓被施加到NTrl3的柵極。來自控制電路13 的第二控制信號被施加到NTrl4的柵極，并且來自分壓電路7的中心分壓被施加到PTrl4 的柵極。
[0054] 增加形成第一偏置電壓穩定電路11A的PTrll、NTrll、PTrl2、以及NTrl2的W/L 比例，因此增加了驅動力的幅度。類似地，增加形成第二偏置電壓穩定電路11B的PTrl3、 NTrl3、PTrl4、以及NTrl4的W/L比例，因此增加了驅動力的幅度。
[0055] 在第一偏置電壓穩定電路11A中，當PTrll接通時，NTrll的源極連接到節點N5， 因此如果在節點N5處的電壓降低，則從VDD對節點N5提供電源，從而抑制了在節點N5處電 壓的下降。類似地，當NTrl2接通時，PTrl2的源極連接到節點N5,因此如果在節點N5處的 電壓增加，則從GND對節點N5提供電源，從而抑制了在節點N5處電壓的增加。如上所述， 因為PTrll、NTrll、PTrl2、以及NTrl2的W/L比例較大，所以第一偏置電壓穩定電路11A的 返回力（驅動力）強，并且強烈地抑制了在節點N5處的電壓波動。當PTrll或NTrl2關斷 時，在第一偏置電壓穩定電路11A中沒有恒定電流流動。如上所述，在第一偏置電壓穩定電 路11A中，PTrll和NTrl2用作依照第一控制信號和第二控制信號的開關，并且當第一控制 信號和第二控制信號激活時進入操作狀態，然后當在其他情況下停止操作。
[0056] 類似地，在第二偏置電壓穩定電路11B中，PTrl3和NTrl4用作開關。當PTrl3接 通時，NTrl3的源極連接到節點N6,因此如果在節點N6處的電壓降低，則從VDD對節點N6 提供電源，從而抑制了在節點N6處電壓的下降。類似地，當NTrl4接通時，PTrl4的源極連 接到節點N6,因此如果在節點N6處的電壓增加，則從GND對節點N6提供電源，從而抑制了 在節點N6處電壓的增加。如上所述，因為PTrl3、NTrl3、PTrl4、以及NTrl4的W/L比例較 大，所以第二偏置電壓穩定電路11B的返回力（驅動力）強，并且強烈地抑制了在節點N6 處的電壓波動。當PTrl3或NTrl4關斷時，在第二偏置電壓穩定電路11B中沒有恒定電流 流動。如上所述，在第二偏置電壓穩定電路11B中，PTr 13和NTr 14用作依照第一控制信號 和第二控制信號的開關，并且當第一控制信號和第二控制信號激活時進入操作狀態，然后 當在其他情況下停止操作。
[0057] 重入輸入電路12具有使用I/O總線端子BUS作為輸入的兩個重入部分，S卩，第一 重入部分和第二重入部分。第一重入部分具有降壓PM0S晶體管PTr21和逆變器14,逆變 器14對在VDD/2與VDD之間的電源執行操作，并且逆變器14的閾值電壓被設置為高。對 PTr21的柵極施加 VDD/2 - Vth，PTr21的源極連接到I/O總線端子BUS，以及PTr21的漏極連 接到逆變器14的輸入。第二重入部分具有降壓NMOS晶體管NTr21和逆變器15,逆變器15 對在GND與VDD/2之間的電源執行操作，并且逆變器15的閾值電壓被設置為低。對NTr21 的柵極施加 VDD/2+Vth，NTr21的源極連接到I/O總線端子BUS，以及NTr21的漏極連接到 逆變器15的輸入。
[0058] 控制電路13具有第一控制部分和第二控制部分。第一控制部分具有緩沖器串 (string)以及XN0R門16,該緩沖器串包括對在VDD/2與VDD之間的電源進行操作的三個 緩沖器。緩沖器串對逆變器14的輸出進行延遲。XN0R門16生成逆變器14的輸出與逆變 器14的延時輸出的異或的非，并且將非輸出到節點N25作為第一控制信號。由第一重入部 分和第一控制部分所生成的第一控制信號是下述信號：該信號從在I/O總線端子BUS處的 重入信號發生改變的瞬間起的固定的時間段變為激活（L電平）。緩沖器串的輸出被輸出到 重入核心輸出端子XI作為第一重入信號。
[0059] 第二控制部分具有緩沖器串以及XN0R門17,該緩沖器串包括對在GND與VDD/2與 之間的電源進行操作的三個緩沖器。緩沖器串對逆變器15的輸出進行延遲。X0R門17生 成逆變器15的輸出與逆變器15的延時輸出的異或，并且將異或輸出到節點N26作為第二 控制信號。由第二重入部分和第二控制部分所生成的第二控制信號是下述信號：該信號從 在I/O總線端子BUS處的重入信號發生改變的瞬間起的固定的時間段變為激活（H電平）。 緩沖區串的輸出被輸出到重入核心輸出端子X2作為第二重入信號。
[0060] 結果，第一偏置電壓穩定電路11A和第二偏置電壓穩定電路11B接收第一控制信 號和第二控制信號，并且從在I/O總線端子BUS處的電壓發生改變的瞬間起的固定的時間 段進入操作狀態。
[0061] 圖5A至圖5E是各自示出了圖4所示的第一實施例的輸出電路中、當I/O總線端子 BUS處的信號（電壓）在低電平（GND)與高電平（VDD)之間發生改變的情況下，在各個部分 處的電壓改變的時間圖。在圖5A至圖5E中，水平軸表不時間，而垂直軸表不電壓（V)。圖 5A示出了在端子BUS處的信號。在圖5B中，實線指示在N21處的信號，而虛線指示在N22 處的信號。在圖5C中，實線指示在N23處的信號，而虛線指示在N24處的信號。在圖?中， 實線指示在N25處的信號，而虛線指示在N26處的信號。在圖5E中，實線指示在第一實施 例的輸出電路中的N5處的電壓波動，而虛線指示在圖1和圖2中的輸出電路中的N5處的 電壓波動。
[0062] 在下文中，通過采取在圖5A至圖5E中的I/O總線端子BUS處的上升信號作為示 例，說明圖4中的電路的操作和期望的閾值。
[0063] 如在圖5A中，在進行輸入操作或輸出操作時，端子BUS在0V與VDD之間發生改變， 并且交流波動分量作為在正（+)方向上的波動、經由在輸出電路上的PTr2與NTr2的柵極 到漏極電容傳播到偏置節點N5和N6。
[0064] 另一方面，在端子BUS處的信號傳播到重入輸入電路12,該信號通過降壓器件 PTr21作為在VDD/2與VDD之間的電壓信號被輸出到節點N21，并且通過降壓器件NTr21作 為在GND與VDD/2之間的電壓信號被輸出到節點N22。分別地，在節點N21處的信號進入以 相同的電勢進行操作的重入輸入初始級逆變器14的柵極，并且在節點N22處的信號進入以 相同的電勢進行操作的重入輸入初始級逆變器15的柵極。圖5B示出了這些信號。逆變器 14和逆變器15對各個輸入信號進行反轉和輸出。
[0065] 此時，如圖5C所示，在端子BUS處的信號從GND改變到VDD，因此以接近于GND的 電源電壓進行操作的逆變器15比逆變器14更早地對在端子BUS處的信號波動做出響應。 由于這點，作為結果，與在GND與VDD/2之間的電源的信號路徑有關的第二控制部分的控制 處理的速度增加。可以通過將逆變器15的閾值電壓設置為低進一步增加響應速度。關于 在端子BUS處的下降信號，這對于以接近于VDD的電壓進行操作的逆變器14也為真。在這 種情況下，通過將逆變器14的閾值電壓設置為稍高，可以使得隨后的第一控制部分的響應 速度增加更多。
[0066] XN0R16將逆變器14的輸出信號（在N23處的信號）與延遲信號的異或的非輸出 到N25,該延遲信號是被延遲了固定的時間段的逆變器14的輸出信號。X0R17將逆變器15 的輸出信號（在N24處的信號）與延遲信號的異或輸出到N26,該延遲信號是被延遲了固定 的時間段的逆變器15的輸出信號。圖?不出了在N25處的第一控制信號和在N26處的第 二控制信號。第一控制信號和第二控制信號是第一偏置電壓穩定電路11A和第二偏置電壓 穩定電路11B的操作控制信號，并且被提供給PTrll和PTrl3以及NTrl2和NTrl4的柵極。
[0067] 響應于此，PTrll和PTrl3以及NTrl2和NTrl4從在端子BUS處的波動檢測信號 (在N23和N24處的信號）被反轉時起變為激活，直到緩沖器串的輸出信號被反轉為止。換 言之，PTrll和PTrl3以及NTrl2和NTrl4在與緩沖器串的延遲時間相對應的時間段期間 變為激活。由于這點，通過暫時地降低偏置節點N5與電源VDD之間的阻抗以及偏置節點N6 與GND之間的阻抗，可以瞬間地使波動停止。然后，在固定的時間段（延遲時間）之后，第 一控制信號和第二控制信號再次切換到未激活（關斷）狀態。因為這點，作為結果，執行停 止在第一偏置電壓穩定電路11A和第二偏置電壓穩定電路11B的激活狀態中所生成的電流 的操作。
[0068] 如上所述，當通過上升信號導致在端子BUS處的波動時，以在GND與VDD/2之間的 電源電壓進行操作的信號路徑（第二重入輸入部分和第二控制部分）首先對波動做出響 應。因為這點，第一偏置電壓穩定電路11A和第二偏置電壓穩定電路11B的控制信號中的第 二控制信號（在N26處的信號）在端子BUS處的信號開始上升之后立即對波動做出響應， 并且接通NTrl2和NTrl4。響應于此，引起下述狀態（激活狀態）：在該狀態中，通過PTrl2 和PTrl4而漏極接地的電路首先進行操作。如圖2所示地，通過PTrl2和PTrl4而漏極接 地的電路在使得在偏置節點N5和N6處的正波動返回到恒定狀態的力方面是優良的。因為 這點，通過PTrl2和PTrl4而漏極接地的電路進入下述狀態：在該狀態中，可以快速地解決 由在端子BUS處的上升信號所導致的在偏置節點處的正方向上的波動。
[0069] 另一方面，在以VDD/2與VDD之間的電源電壓進行操作的信號路徑（第一重入輸 入部分和第一控制部分）中生成第一控制信號（在N25處的信號）。因為這點，依賴于轉 換速率，PTrl 1和PTrl3關于在端子BUS處的上升信號輕微延遲地接通。然而，此控制與在 NTrll和NTrl3的漏極接地電路側的控制有關，并且僅使得它們接通，以相對于通過PTrl2 和PTrl4從在正方向上的波動返回所導致的搖擺采取措施。因為這點，即使PTrl2和PTrl4 的控制在NTrll和NTrl3變為激活之后延遲地變為激活，實際上也未發生問題。
[0070] 如上所述，即使為了降低節點N5和N6的電源阻抗、通過一系列操作使得第一偏置 電壓穩定電路11A和第二偏置電壓穩定電路11B進入操作狀態（接通狀態），結果也將是僅 暫時地增加恒定電流。按照上述方式，實現了從在偏置節點N5和N6的電壓波動的快速恢 復，而同時將恒定電流中的增加抑制到最小。
[0071] 在圖5E中，通過虛線示出了圖1和圖2中的輸出電路中在N5處的電壓波動，然而， 通過實線示出了在第一實施例的輸出電路中在N5處的電壓波動。由此，可以識別出在第一 實施例中抑制在偏置節點處電壓波動的效果。
[0072] 在第一實施例的輸出電路中，通過添加重入輸入電路12和控制電路13、具體地通 過添加降壓器件PTr21和NTr21，為端子BUS添加了寄生電容。存在寄生電容的添加影響高 速操作的可能性，然而，由降壓器件的添加所導致的寄生電容最多為大約數十fF，因此基本 上不會影響在大約數百Mhz處的I/O輸入/輸出操作，并且將不會產生問題。
[0073] 圖6是示出了第二實施例的輸出電路的配置的圖。
[0074] 第二實施例的輸出電路使用輸出部分1的前級中的緩沖器4和5的輸出，以用于 檢測在輸出端子OUT處的電壓波動。
[0075] 第二實施例的輸出電路具有與第一實施例的輸出電路的配置類似的配置，然而， 不同之處在于：重入輸入被改變為在輸出部分1的前級中的緩沖器4和5的輸出，因此未設 置重入輸入。
[0076] 緩沖器4的輸出具有在VDD/2 - Vth與VDD之間的波動范圍，并且緩沖器5的輸出 具有在GND與Vth+VDD/2之間的波動范圍。因為這點，緩沖器4的輸出如原樣地被用作控 制電路13的第一控制部分的輸入，并且緩沖器5的輸出如原樣地被用作控制電路13的第 二控制部分的輸入。
[0077] 不同于第一實施例，在第二實施例的輸出電路中，第一偏置電壓穩定電路11A和 第二偏置電壓穩定電路11B僅在輸出操作期間進行操作，因此其僅被施加到輸入端子。然 而，緊接在輸出端子OUT的電壓波動之前，第一偏置電壓穩定電路11A和第二偏置電壓穩定 電路11B進入操作狀態，因此與第一實施例相比可以改進響應。此外，存在下述優點：可以 如在第一實施例中一樣，省略用于設置逆變器14和15的時間和精力以及每次準備并且調 整其閾值。
[0078] 除了以上提及的方面之外，第二實施例的輸出電路的操作與第一實施例的輸出電 路的操作相同，因此省略說明。
[0079] 圖7是示出了第一實施例的輸出電路的修改例的概念的圖。
[0080] 在圖4所示的第一實施例的輸出電路中，第一偏置電壓穩定電路11A和第二偏 置電壓穩定電路11B的PTrll、NTrl2、PTrl3、以及NTrl4用作開關。此外，NTrll、PTrl2、 NTrl3、以及PTrl4可以說是"電流源"，當在偏置節點N5和N6處發生電壓波動時，其發揮作 用以提供來自VDD電源的電流，或將電流匯聚（sink)到GND。因為這點，可以通過如圖7所 示的電流源31至34表示NTrll、PTrl2、NTrl3、以及PTrl4。
[0081] 電流源31至34的操作與第一實施例中的相同。在響應于由上升信號所導致的在 端子BUS處的波動，偏置節點N5和N6在正方向上發生波動的情況下，NTrl2和NTrl4立即 對此做出響應，并且使得將電流從N5和N6汲取（匯聚）到GND的電流源32和34進入操 作（激活）狀態。由于這點，抑制了在N5和N6處的電壓波動。相反地，對于由下降信號所 導致的波動，PTrll和PTrl3立即做出響應，并且使得將電流從VDD電流源提供給N5和N6 的電流源31和33進入操作（激活）狀態。由于這點，抑制了在N5和N6處的電壓波動。
[0082] 此外，可以將分壓電路7、第一偏置電壓輸出電路8A以及第二偏置電壓輸出電路 8B表不為偏置電壓生成電路6。
[0083] 換言之，第一偏置電壓穩定電路11A和第二偏置電壓穩定電路11B可以是下述電 路：其操作狀態分別地由兩個電流源通過第一控制信號和第二控制信號所控制，這兩個電 流源從VDD電源提供電流或將電流匯聚到GND。此外，偏置電壓生成電路6可以具有偏置節 點N5和N6處的電壓保持在空閑狀態的任何配置。
[0084] 圖7示出了第一實施例的輸出電路的修改例的概念，然而，還存在第二實施例的 輸出信號的修改例的概念。
[0085] 如上所述，在第一實施例和第二實施例、及其修改例中，使用緊接在來自輸出部分 的前級中的緩沖器或端子的重入輸入之后的信號，檢測到導致在偏置節點處的電壓發生波 動的波動。根據所檢測到的波動，使得偏置電壓穩定電路暫時地進行操作，并且因此抑制了 在偏置節點處的電壓波動。
[0086] 由于這點，改進了抑制在偏置節點處的電壓波動的效果，而同時將恒定電流的增 加抑制到最小。
[0087] 此外，在圖1和圖2所示的輸出電路中，為了抑制過大而難以僅通過偏置電壓生成 電路的措施而處理的電壓波動，輔助地使用需要較大面積的旁路電容器。在第一實施例和 第二實施例、及在其修改例中，依照需要設置了旁路電容器，然而，可以相當程度上降低電 容值。由于這點，可以抑制電路面積的增加。
【權利要求】
1. 一種輸出電路，包括： 第一 PMOS晶體管和第二PMOS晶體管，所述第一 PMOS晶體管和所述第二PMOS晶體管 串聯連接在高電勢側電源與輸出節點之間，所述第一 PMOS晶體管連接到所述高電勢側電 源側，所述第二PMOS晶體管連接到所述輸出節點側； 第一 NM0S晶體管和第二NM0S晶體管，所述第一 NM0S晶體管和所述第二NM0S晶體管 串聯連接在低電勢側電源與所述輸出節點之間，所述第一 NM0S晶體管連接到所述低電勢 側電源側，所述第二NM0S晶體管連接到所述輸出節點側； 偏置電壓生成電路，配置成將第一偏置電壓輸出到連接到所述第二PMOS晶體管的柵 極端子的第一偏置節點，并且將第二偏置電壓輸出到連接到所述第二NM0S晶體管的柵極 端子的第二偏置節點； 第一偏置電壓穩定電路，連接到所述第一偏置節點并且配置成抑制所述第一偏置電壓 的波動； 第二偏置電壓穩定電路，連接到所述第二偏置節點并且配置成抑制所述第二偏置電壓 的波動；以及 控制電路，配置成檢測使得所述第一偏置電壓和所述第二偏置電壓發生波動的信號改 變，并且配置成控制所述第一偏置電壓穩定電路和所述第二偏置電壓穩定電路的操作。
2. 根據權利要求1所述的輸出電路，其中 所述第一偏置電壓穩定電路包括： 第一電流源，配置成將電流從所述高電勢側電源供給到所述第一偏置節點； 第二電流源，配置成將電流從所述第一偏置節點匯聚到所述低電勢側電源； 第一開關，配置成對所述第一電流源進行操作；以及 第二開關，配置成對所述第二電流源進行操作，并且 所述第二偏置電壓穩定電路包括： 第三電流源，配置成將電流從所述高電勢側電源供給到所述第二偏置節點；以及 第四電流源，配置成將電流從所述第二偏置節點匯聚到所述低電勢側電源； 第三開關，配置成對所述第三電流源進行操作；以及 第四開關，配置成對所述第四電流源進行操作。
3. 根據權利要求2所述的輸出電路，其中 所述第一開關是第五PMOS晶體管，所述第五PMOS晶體管的一端連接到所述高電勢側 電源、并且對所述第五PMOS晶體管的柵極施加來自所述控制電路的第一控制信號， 所述第一電流源是連接在所述第五PMOS晶體管與所述第一偏置節點之間的第五NM0S 晶體管，并且對所述第五NM0S晶體管的柵極施加第一電壓， 所述第二開關是第六NM0S晶體管，所述第六NM0S晶體管的一端連接到所述低電勢側 電源、并且對所述第六NM0S晶體管的柵極施加來自所述控制電路的第二控制信號， 所述第二電流源是連接在所述第六NM0S晶體管與所述第一偏置節點之間的第六PMOS 晶體管，并且對所述第六PMOS晶體管的柵極施加第二電壓， 所述第三開關是第七PMOS晶體管，所述第七PMOS晶體管的一端連接到所述高電勢側 電源、并且對所述第七PMOS晶體管的柵極施加來自所述控制電路的第一控制信號， 所述第三電流源是連接在所述第七PMOS晶體管與所述第二偏置節點之間的第七NM0S 晶體管，并且對所述第七NMOS晶體管的柵極施加第三電壓， 所述第四開關是第八NM0S晶體管，所述第八NM0S晶體管的一端連接到所述低電勢側 電源、并且對所述第八NM0S晶體管的柵極施加來自所述控制電路的第二控制信號，以及 所述第四電流源是連接在所述第八NM0S晶體管與所述第二偏置節點之間的第八PM0S 晶體，并且對所述第八PM0S晶體管的柵極施加第一電壓。
4. 根據權利要求3所述的輸出電路，其中 所述偏置電壓生成電路包括： 分壓電路，配置成輸出所述第一電壓、所述第三電壓、以及所述第二電壓，其中，所述第 一電壓是中心分壓，所述第三電壓是第一分壓，以及所述第二電壓是第二分壓； 第一偏置電壓輸出電路，具有第三NM0S晶體管和第三PM0S晶體管，并且配置成將所述 第一偏置電壓輸出到所述第一偏置節點，所述第三NM0S晶體管連接在所述高電勢側電源 與所述第一偏置節點之間、并且對所述第三NM0S晶體管的柵極施加所述第一電壓，所述第 三PM0S晶體管連接在所述低電勢側電源與所述第一偏置節點之間、并且對所述第三PM0S 晶體管的柵極施加所述第二電壓；以及 第二偏置電壓輸出電路，具有第四NM0S晶體管和第四PM0S晶體管，并且配置成將所述 第二偏置電壓輸出到所述第二偏置節點，所述第四NM0S晶體管連接在所述高電勢側電源 與所述第二偏置節點之間、并且對所述第四NM0S晶體管的柵極施加所述第三電壓，所述第 四PM0S晶體管連接在所述低電勢側電源與所述第二偏置節點之間、并且對所述第四PM0S 晶體管的柵極施加所述第一電壓。
5. 根據權利要求1所述的輸出電路，其中 所述控制電路包括： 第一重入輸入信號電路，配置成檢測在所述輸出節點處的電壓波動，并且配置成生成 高電平偏移波動信號； 第二重入輸入信號電路，配置成檢測在所述輸出節點處的電壓波動，并且配置成生成 低電平偏移波動信號； 第一控制部分，配置成以與所述高電平偏移波動信號的改變沿相對應的脈沖的形式， 生成第一控制信號；以及 第二控制部分，配置成以與所述低電平偏移波動信號的改變沿相對應的脈沖的形式， 生成第二控制信號。
6. 根據權利要求4所述的輸出電路，其中 所述控制電路包括： 第一重入輸入信號電路，配置成檢測在所述輸出節點處的電壓波動，并且配置成生成 高電平偏移波動信號； 第二重入輸入信號電路，配置成檢測在所述輸出節點處的電壓波動，并且配置成生成 低電平偏移波動信號； 第一控制部分，配置成以與所述高電平偏移波動信號的改變沿相對應的脈沖的形式， 生成第一控制信號；以及 第二控制部分，配置成以與所述低電平偏移波動信號的改變沿相對應的脈沖的形式， 生成第二控制信號。
7. 根據權利要求5所述的輸出電路，其中 所述第一重入輸入信號電路包括： 降壓PMOS晶體管，以及 逆變器，對在高電勢側電源電壓與中間電壓之間的電源電壓進行操作，并且所述逆變 器的閾值電壓被設置為高，所述中間電壓在所述高電勢側電源電壓與低電勢側電源電壓之 間，并且 所述第二重入輸入信號電路包括： 降壓NMOS晶體管，以及 逆變器，對在所述中間電壓與所述低電勢側電源電壓之間的電源電壓進行操作，并且 所述逆變器的閾值電壓被設置為低。
8. 根據權利要求6所述的輸出電路，其中 所述第一重入輸入信號電路包括： 降壓PMOS晶體管，以及 逆變器，對在高電勢側電源電壓與中間電壓之間的電源電壓進行操作，并且所述逆變 器的閾值電壓被設置為高，所述中間電壓在所述高電勢側電源電壓與低電勢側電源電壓之 間，并且 所述第二重入輸入信號電路包括： 降壓NMOS晶體管，以及 逆變器，對在所述中間電壓與所述低電勢側電源電壓之間的電源電壓進行操作，并且 所述逆變器的閾值電壓被設置為低。
9. 根據權利要求1所述的輸出電路，其中 所述控制電路包括： 第一控制部分，配置成以與被施加到所述第一 PMOS晶體管的柵極的高電平偏移輸出 信號的改變沿相對應的脈沖的形式，生成第一控制信號；以及 第二控制部分，配置成以與被施加到所述第一 NMOS晶體管的柵極的低電平偏移輸出 信號的改變沿相對應的脈沖的形式，生成第二控制信號。
10. 根據權利要求4所述的輸出電路，其中 所述控制電路包括： 第一控制部分，配置成以與被施加到所述第一 PMOS晶體管的柵極的高電平偏移輸出 信號的改變沿相對應的脈沖的形式，生成第一控制信號；以及 第二控制部分，配置成以與被施加到所述第一 NMOS晶體管的柵極的低電平偏移輸出 信號的改變沿相對應的脈沖的形式，生成第二控制信號。
11. 一種電壓信號輸出方法，用于通過將第一偏置電壓施加到級聯連接的兩個PMOS晶 體管和兩個NMOS晶體管中的一個PMOS晶體管的柵極、通過將第二偏置電壓施加到所述 NMOS晶體管中的一個NMOS晶體管的柵極、以及通過將輸出信號施加到另一個PMOS晶體管 的柵極和另一個NMOS晶體管的柵極，輸出具有等于或大于晶體管的耐壓的幅度的信號，所 述方法包括： 檢測使得所述第一偏置電壓和所述第二偏置電壓發生波動的信號改變，并且生成第一 控制信號和第二控制信號；以及 依照所述第一控制信號和所述第二控制信號，使得暫時激活第一偏置電壓穩定電路和 第二偏置電壓穩定電路，所述第一偏置電壓穩定電路和所述第二偏置電壓穩定電路配置成 降低供給所述第一偏置電壓的第一偏置節點與高電勢側電源之間的阻抗、以及供給所述第 二偏置電壓的第二偏置節點與低電勢側電源之間的阻抗。
【文檔編號】G05F1/618GK104142702SQ201410175509
【公開日】2014年11月12日 申請日期:2014年4月28日 優先權日:2013年5月10日
【發明者】糸永雄一 申請人:富士通半導體股份有限公司