一種高電源抑制比基準電壓源的制作方法
【專利摘要】一種高電源抑制比基準電壓源，其中，包括帶隙核心電路，為所述帶隙核心電路供電高電源抑制比的非精確參考電壓源和偏置電路，以及電壓按比例放大器；所述電壓按比例放大器利用所述高電源抑制比的非精確參考電壓源生成一較穩定具有驅動能力的電壓源，為所述帶隙核心電路供電；所述帶隙核心電路采用放大器和共源共柵結構給三極管提供電流。整個電路系統包含了一個較高電源抑制比的穩壓源50dB，和一個具有共源共柵結構的帶隙核心電路。兩者結合在一起可以為基準電壓提供120dB以上的電源抑制比，在各種corners和溫度下提高了電路的穩定性。
【專利說明】一種高電源抑制比基準電壓源【技術領域】
[0001 ]本發明涉及微電子集成電路設計領域，尤其是一種高電源抑制比的基準電壓源。【背景技術】
[0002]在很多模擬芯片和數模混合芯片中都需要用到帶隙基準電路提供精確，穩定的參考電壓。然而在數模混合芯片中由于數字電路會產生很嚴重的高頻噪聲，通過帶隙的電源耦合到帶隙的輸出基準電壓源上面，進而影響模擬電路的性能。因此需要設計具有高電源抑制比的帶隙基準電路。
[0003]現有的高電源抑制比的基準電壓源，一般采用如圖1所示的電路，或者是改進的圖2所示的電路(圖中的偏置電路省略掉)。圖1電路中三級管Q1，Q2呈現負溫度系數。假設VI，V2端電壓相等，則Rl上的電壓呈現良好的正溫度系數，且不受電流和溫度的影響，進而使得Rl上的電流呈現正溫度系數。用電流鏡Pl將此電流鏡像，并加在R2和Q3上面。這樣就可以在R2上得到一個正溫度系數的電壓，通過電路中R2上的正溫度系數電壓和Q3上的負溫度系數電壓的疊加，進而在OUT端得到一個零溫度系數的電壓。，這個結果是在假設VI，V2相等的前提下得到的。電路中雖然存在反饋使得VI，V2盡量相等，但是電路中沒有用到放大器做精確的比較，存在著很大的失調電壓，即V1，V2之間存在一個失調電壓Vos。這個失調電壓會受工藝和溫度的變化的影響較大。實際上得到的基準電壓為，這種電路雖然可以得到較高的電源抑制比90dB，但是較大的以及其較大的工藝溫度關聯性，使得在corners下面得到的基準電壓的一致性并不是太理想。
[0004]于是有研究者對圖1的方法進行了改進。如圖2所示，電路設計了 nl，n2作為隔離單元和比較單元對VI，和V2做了精確比較，而且在V5點制造了高阻節點，使得負反饋的環路增益得到了相當大的提高，這樣即減小了失調電壓，又進一步提高了電源抑制比(可以達到130dB以上)。但是由于增加了高阻節點V5，同時V3，和V4都是高阻節點，使得低頻極點很靠近，這種方法很難得到較高的相位裕度，在各種corners和溫度下電路的穩定性受到了很大的挑戰。
【發明內容】
[0005]有鑒于此，本發明的一個目的是提出一種高電源抑制比基準電壓源，以解決由于增加了高阻節點V5，同時V3，和V4都是高阻節點，使得低頻極點很靠近，這種方法很難得到較高的相位裕度，在各種corners和溫度下電路的不穩定的問題。
[0006]為了對披露的實施例的一些方面有一個基本的理解，下面給出了簡單的概括。該概括部分不是泛泛評述，也不是要確定關鍵/重要組成元素或描繪這些實施例的保護范圍。其唯一目的是用簡單的形式呈現一些概念，以此作為后面的詳細說明的序言。
[0007]在一些可選的實施例中，提供一種高電源抑制比基準電壓源，其中，包括帶隙核心電路，為所述帶隙核心電路供電高電源抑制比的非精確參考電壓源和偏置電路，以及電壓按比例放大器；所述電壓按比例放大器利用所述高電源抑制比的非精確參考電壓源生成一較穩定具有驅動能力的電壓源，為所述帶隙核心電路供電；所述帶隙核心電路采用放大器和共源共柵結構給三極管提供電流。
[0008]在一些可選的實施例中，所述高電源抑制比的非精確參考電壓源和偏置電路包括:pl, p2, p3, p4, p5, p6, p7, p8, nl, n2, n3, n4, RIO, Rll, Q3, Cl，其中，pl, p2, p3, p5, p7 的源極接電源VDD，電容Cl的A端與pl的漏極，p2的柵極相連，pl的柵極與p3的柵極，p5的柵極，P7的柵極，R8的A端相連，p3的漏極與p4的源極相連，p5的漏極與p6的源極相連，p4的柵極與p6的柵極，p8的柵極，R8的B端相連。p2的漏極與p4的漏極，nl的柵極，n3的柵極，R9的A端相連，n2的柵極與n4的柵極，R9的B端相連，n4的源極與RlO的A端相連，P8的源極與p7的漏極相連，p8的漏極與Rll的A端相連，Q3的射極與Rll的B端相連，n2的源極，Cl的另一端，RlO的B端，Q3的基極與Q3的集電極，與地相連。
[0009]在一些可選的實施例中，所述電壓按比例放大器，包括:ρ9，ρ10，n7, n8,n9，pl3，pl2，pll，n5，n6, R7, C2，R6，R5，其中，p9的柵極與p7的柵極相連，plO的柵極與p8的柵極相連，p9的源極，pll的源極，pl2的源極，pl3的源極,與VDD相連，plO的漏極，n7的柵極，n8的柵極與n7的漏極相連，n5的柵極與Rll的A端相連，n5的源極，n6的源極與n8的漏極相連，n5的漏極，pll的漏極，pl3的柵極與R7的A端相連，pll的柵極，pl2的柵極，pl2的漏極，與n6的漏極相連，pl3的漏極，n9的漏極，R6的A端，與C2的右端相連，n6的柵極，R5的A端,與R6的B端相連，n7的源端，n8的源端，n9的源端，R5的B端與地相連，P9的源端，pll的源端，pl2的源端，pl3的源端與電源VDD相連。
[0010]在一些可選的實施例中，所述帶隙核心電路，包括:pl4，pl9, pl6, pl7, pl8,p21, C3, nlO, nil, Ql，Q2，Rl，R2，R3，和普通兩級運放A2，其中，pl4的源極，pl6的源極，pl7的源極，p21的源極，pl8的源極與R6的A端相連，pl4的漏極與pl9的源極相連，pl4的柵極，P16的柵極，與運放A2的輸出端相連，pl9的柵極，pl7的柵極，pl7的漏極，nil的漏極與P18的柵極相連，pl9的漏極，p21的漏極，Rl的A端，R2的A端，與p21的漏極相連，Rl的B端，Ql的射極與運放A2的負向端相連，R2的B端，R3的A端與運放A2的正向端相連，R3的B端與Q2的發射極相連，pl6的漏極，nlO的漏極，nlO的柵極，與nil的柵極相連，C3的A端，p21的柵極，與pl8的漏極相連，Ql的基極，Ql的集電極，Q2的基極，Q2的集電極，nlO的源極，nil的源極，C3的B極與地相連。
[0011]在一些可選的實施例中，所述帶隙核心電路，pl6，nl0，nll，pl7，pl9組成了自偏置共源共柵電流漏，使得流過兩個三極管支路的電流受電源電壓的影響更小，進而使得到的基準電壓更穩定，Pl8，p21，C3組成的啟動電路使得上電之后帶隙核心電路能夠順利啟動。
[0012]有益效果:整個電路系統包含了一個較高電源抑制比的穩壓源50dB，和一個具有共源共柵結構的帶隙核心電路。兩者結合在一起可以為基準電壓提供120dB以上的電源抑制比，在各種corners和溫度下提高了電路的穩定性。
[0013]為了上述以及相關的目的，一個或多個實施例包括后面將詳細說明并在權利要求中特別指出的特征。下面的說明以及附圖詳細說明某些示例性方面，并且其指示的僅僅是各個實施例的原則可以利用的各種方式中的一些方式。其它的益處和新穎性特征將隨著下面的詳細說明結合附圖考慮而變得明顯，所公開的實施例是要包括所有這些方面以及它們的等同。
[0014]說明書附圖 圖1為現有的高電源抑制比帶隙電路的示意圖；
圖2為現有的改進的高電源抑制比帶隙電路的示意圖；
圖3為本發明提出的高電源抑制比帶隙電路的示意圖；
圖4為本發明在各種corners下電源抑制比的仿真結果；
圖5為本發明在各種corners下的到的基準電壓的溫度特性。
【具體實施方式】
[0015]以下描述和附圖充分地示出本發明的具體實施方案，以使本領域的技術人員能夠實踐它們。其他實施方案可以包括結構的、邏輯的、電氣的、過程的以及其他的改變。實施例僅代表可能的變化。除非明確要求，否則單獨的部件和功能是可選的，并且操作的順序可以變化。一些實施方案的部分和特征可以被包括在或替換其他實施方案的部分和特征。本發明的實施方案的范圍包括權利要求書的整個范圍，以及權利要求書的所有可獲得的等同物。在本文中，本發明的這些實施方案可以被單獨地或總地用術語“發明”來表示，這僅僅是為了方便，并且如果事實上公開了超過一個的發明，不是要自動地限制該應用的范圍為任何單個發明或發明構思。
[0016]下面結合附圖對本發明作更進一步的詳細描述。
[0017]如圖3所示，在一些可選的實施例中，提供一種高電源抑制比基準電壓源，其中，包括帶隙核心電路，為所述帶隙核心電路供電高電源抑制比的非精確參考電壓源和偏置電路，以及電壓按比例放大器；所述電壓按比例放大器利用所述高電源抑制比的非精確參考電壓源生成一較穩定具有驅動能力的電壓源，為所述帶隙核心電路供電；所述帶隙核心電路采用放大器和共源共柵結構給三極管提供電流，來保證電流受電源波動的影響較小，進而使得基準電壓受電源波動的影響較小。
[0018]在一些可選的實施例中，所述高電源抑制比的非精確參考電壓源和偏置電路包括:pl, p2, p3, p4, p5, p6, p7, p8, nl, n2, n3, n4, RIO, Rll, Q3, Cl,其中，pl, p2, p3, p5, p7 的源極接電源VDD，電容Cl的A端與pl的漏極，p2的柵極相連，pl的柵極與p3的柵極，p5的柵極，P7的柵極，R8的A端相連，p3的漏極與p4的源極相連，p5的漏極與p6的源極相連，p4的柵極與p6的柵極，p8的柵極，R8的B端相連。p2的漏極與p4的漏極，nl的柵極，n3的柵極，R9的A端相連，n2的柵極與n4的柵極，R9的B端相連，n4的源極與RlO的A端相連，P8的源極與p7的漏極相連，p8的漏極與Rll的A端相連，Q3的射極與Rll的B端相連，n2的源極，Cl的另一端，RlO的B端，Q3的基極與Q3的集電極，與地相連。高電源抑制比的非精確參考電壓源，和偏置電路的設計思路是首先得到一個高電源抑制比的電流。本專業的技術人員可以知道，普通的與電源無關的偏置電流電路中由于mos管的溝道長度調制效應仍然會導致電流的電源依賴性。為了解決這個問題，可以在每個電路分支采用NMOS和PMOS共源共柵結構。這個設計中使用了電阻來產生適當的自偏置電壓，使所有的MOS管都保持在飽和區。使得偏置電流具有50dB以上的電源抑制比。即具有非線性正溫度系數，將此電流通過映射加在電阻上就得到了一個近似正溫度系數的電壓。Q3的具有負溫度系數。將正負溫度系數的電壓疊加，并且適當地調節和的比值，就可以得到一個近似零溫度系數的電壓(因為正負溫度系數的電壓都具有較大的非線性)，即非精確參考電壓源。實驗可得這個電壓在不同corners下的偏差范圍是1.1到1.13v。具有50dB的電源抑制比。[0019]在一些可選的實施例中，所述電壓按比例放大器，包括:ρ9，ρ10，n7, n8,n9，pl3，pl2，pll，n5，n6, R7, C2，R6，R5，其中，p9的柵極與p7的柵極相連，plO的柵極與p8的柵極相連，p9的源極，pll的源極，pl2的源極，pl3的源極,與VDD相連，plO的漏極，n7的柵極，n8的柵極與n7的漏極相連，n5的柵極與Rll的A端相連，n5的源極，n6的源極與n8的漏極相連，n5的漏極，pll的漏極，pl3的柵極與R7的A端相連，pll的柵極，pl2的柵極，pl2的漏極，與n6的漏極相連，pl3的漏極，n9的漏極，R6的A端，與C2的右端相連，n6的柵極，R5的A端,與R6的B端相連，n7的源端，n8的源端，n9的源端，R5的B端與地相連，P9的源端，pll的源端，pl2的源端，pl3的源端與電源VDD相連。電壓按比例放大器采用了常規的兩級放大器。考慮到該運放的輸出端的電流主要流向帶隙電路，可以將n9的寬長比適當減小，避免多余的電流消耗。和產生了一個可控零點，適當調節可以將位于左半平面的第二極點抵消，即使驅動較大的電容負載，運算放大器仍然具有很好的穩定性。
[0020]一些可選的實施例中，所述帶隙核心電路，包括:pl4，pl9, pl6, pl7, pl8, p21,C3, nlO, nil, Ql, Q2, Rl, R2, R3,和普通兩級運放A2，其中，pl4的源極，pl6的源極，pl7的源極，P21的源極，pl8的源極與R6的A端相連，pl4的漏極與pl9的源極相連，pl4的柵極，P16的柵極，與運放A2的輸出端相連，pl9的柵極，pl7的柵極，pl7的漏極，nil的漏極與P18的柵極相連，pl9的漏極，p21的漏極，Rl的A端，R2的A端，與p21的漏極相連，Rl的B端，Ql的射極與運放A2的負向端相連，R2的B端，R3的A端與運放A2的正向端相連，R3的B端與Q2的發射極相連，pl6的漏極，nlO的漏極，nlO的柵極，與nil的柵極相連，C3的A端，p21的柵極，與pl8的漏極相連，Ql的基極，Ql的集電極，Q2的基極，Q2的集電極，nlO的源極，nil的源極，C3的B極與地相連。關于帶隙核心電路，采用了共源共柵結構為三極管提供電流，Pl6，nlO, nil, pl7，為共源共柵管pl9提供了偏置，從而使得流過三極管的電流受電源波動的影響較小。進而使得基準電壓受電源波動的影響較小。這一改進可為基準電壓增加IOdB的電源抑制比。
[0021]在一些可選的實施例中，所述帶隙核心電路，pl6，nl0，nll，pl7，pl9組成了自偏置共源共柵電流漏，使得流過兩個三極管支路的電流受電源電壓的影響更小，進而使得到的基準電壓更穩定，Pl8，p21，C3組成的啟動電路使得上電之后帶隙核心電路能夠順利啟動。pl8，p21，c3是帶隙的啟動電路。當電壓建立起來之后，c3的A端電壓為零，p21的柵極為低電位，于是P21管導通，為帶隙的Vref端提供啟動電流。帶隙啟動后pl7管建立了偏置電壓，使P18管導通，導通電流給c3充電至高電位，隨后p21管截止。
[0022]在SMIC40工藝下，圖4給出了本發明實例在各種corners下電源抑制比的仿真結果。圖5給出了本發明實例在各種corners下得到的基準電壓的溫度特性。
[0023]本領域技術人員還應當理解，結合本文的實施例描述的各種說明性的邏輯框、模塊、電路和算法步驟均可以實現成電子硬件、計算機軟件或其組合。為了清楚地說明硬件和軟件之間的可交換性，上面對各種說明性的部件、框、模塊、電路和步驟均圍繞其功能進行了一般地描述。至于這種功能是實現成硬件還是實現成軟件，取決于特定的應用和對整個系統所施加的設計約束條件。熟練的技術人員可以針對每個特定應用，以變通的方式實現所描述的功能，但是，這種實現決策不應解釋為背離本公開的保護范圍。
【權利要求】
1.一種高電源抑制比基準電壓源，其特征在于， 包括帶隙核心電路，為所述帶隙核心電路供電高電源抑制比的非精確參考電壓源和偏置電路，以及電壓按比例放大器； 所述電壓按比例放大器利用所述高電源抑制比的非精確參考電壓源生成一較穩定具有驅動能力的電壓源，為所述帶隙核心電路供電； 所述帶隙核心電路采用放大器和共源共柵結構給三極管提供電流。
2.根據權利要求1所述一種高電源抑制比基準電壓源，其特征在于，所述高電源抑制比的非精確參考電壓源和偏置電路包括:pl, p2, p3, p4, p5, p6, p7, p8, nl, n2, n3, n4, RlO，R11，Q3，C1，其中，pl，p2，p3，p5，p7的源極接電源VDD，電容Cl的A端與pi的漏極，p2的柵極相連，Pl的柵極與P3的柵極，p5的柵極，p7的柵極，R8的A端相連，p3的漏極與p4的源極相連，P5的漏極與p6的源極相連，p4的柵極與p6的柵極，p8的柵極，R8的B端相連。
3.p2的漏極與p4的漏極，nl的柵極，n3的柵極，R9的A端相連，n2的柵極與n4的柵極，R9的B端相連,n4的源極與RlO的A端相連,p8的源極與p7的漏極相連,p8的漏極與Rll的A端相連，Q3的射極與Rll的B端相連，n2的源極，Cl的另一端，RlO的B端，Q3的基極與Q3的集電極，與地相連。
4.根據權利要求1所述一種高電源抑制比基準電壓源，其特征在于，所述電壓按比例放大器，包括:p9，pl0，n7, n8, n9,pl3, pl2，pll，n5，n6, R7, C2，R6，R5，其中，p9 的柵極與p7的柵極相連，plO的柵極與p8的柵極相連，p9的源極,pi I的源極，pl2的源極，pl3的源極，與VDD相連，plO的漏極，n7的柵極，n8的柵極與n7的漏極相連，n5的柵極與Rll的A端相連，n5的源極，n6的源極與n8的漏極相連，n5的漏極，pi I的漏極，pl3的柵極與R7的A端相連，pll的柵極，pl2的柵極，pl2的漏極，與n6的漏極相連，pl3的漏極，n9的漏極，R6的A端,與C2的右端相連,n6的柵極,R5的A端,與R6的B端相連,n7的源端,n8的源端，n9的源端，R5的B端與地相連，p9的源端，pll的源端，pl2的源端，pl3的源端與電源VDD相連。
5.根據權利要求1所述一種高電源抑制比基準電壓源，其特征在于，所述帶隙核心電路，包括:pl4，pl9, pl6, pl7, pl8, p21, C3, nlO, nil, Ql，Q2，Rl，R2，R3，和普通兩級運放A2，其中，pl4的源極，pl6的源極，pl7的源極，p21的源極，pl8的源極與R6的A端相連，P14的漏極與pl9的源極相連，pl4的柵極，pl6的柵極，與運放A2的輸出端相連，pl9的柵極，P17的柵極，pl7的漏極，nil的漏極與pl8的柵極相連，pl9的漏極，p21的漏極，Rl的A端，R2的A端，與p21的漏極相連，Rl的B端，Ql的射極與運放A2的負向端相連，R2的B端，R3的A端與運放A2的正向端相連，R3的B端與Q2的發射極相連，pl6的漏極，nlO的漏極，nlO的柵極，與nil的柵極相連，C3的A端，p21的柵極，與pl8的漏極相連，Ql的基極，Ql的集電極，Q2的基極，Q2的集電極，nlO的源極，nil的源極，C3的B極與地相連。
6.根據權利要求4所述一種高電源抑制比基準電壓源，其特征在于，所述帶隙核心電路，pl6，nlO, nil, pl7，pl9組成了自偏置共源共柵電流漏，使得流過兩個三極管支路的電流受電源電壓的影響更小，進而使得到的基準電壓更穩定，Pl8，p21，C3組成的啟動電路使得上電之后帶隙核心電路能夠順利啟動。
【文檔編號】G05F1/56GK103809647SQ201410091879
【公開日】2014年5月21日 申請日期:2014年3月13日 優先權日:2014年3月13日
【發明者】敖海, 敖鋼 申請人:蘇州芯動科技有限公司