專利名稱：緩沖電路的制作方法
技術領域：
本發明涉及一種緩沖電路,更具體地,是有關于一種高線性度(high linearity) 緩沖電路(buffering circuit)。
背景技術：
緩沖電路是模擬電路領域中的重要電路。通常地，緩沖電路用于將輸入信號轉換為輸出信號，使輸出信號在維持輸入信號所承載的特性的同時，具有不同于輸入信號的驅動能力。緩沖電路在無線通信系統中具有重要作用。在無線通信系統中，接收器用于接收射頻(Radio Frequency, RF)信號，該射頻信號具有大致幾百兆赫茲(Mega Hertz, MHz)或幾千兆赫茲(Giga Hertz, GHz)的頻帶(frequency band)。圖I為根據現有技術的無線通信系統的傳統接收器10的示意圖。接收器10包含天線11、低噪聲放大器(Low-Noise Amplifier,簡稱 LNA) 12、本地振蕩器(local oscillator) 13、混頻器(mixer) 14、可編程增益放大器(Programming Gain Amplifier,簡稱PGA) 15、濾波器16、緩沖器17及模數轉換器(Analog-to-Digital Converter,簡稱ADC) 18。發射信號Str首先由天線11所接收。接著，天線11將電磁波形式的發射信號Str轉換為電信號形式的接收信號Sr。同時， LNA 12用于對接收信號Sr進行放大，以抑制接收信號Sr中的噪聲成分，從而產生低噪聲信號Ss。低噪聲信號Ss具有適當的信噪比(signal to noise ratio, SNR),以用于特定調變，并且低噪聲信號Ss輸入至混頻器14，以通過本地振蕩器13進行頻率降頻(frequency down-conversion),從而產生降頻信號Sd。PGA 15與濾波器16選擇性地對降頻信號Sd進行放大和濾波，以進一步提升降頻信號Sd的SNR性能并對降頻信號Sd執行較好的相鄰信道或阻擋信道(blocker)抑制(suppression)。通常地,在無線通信系統中，若ADC 18以較高的動態范圍(Dynamic Range, DR)與較佳的SNR執行操作，則可減小PGA 15的增益并降低濾波器16的成本。然而，在濾波器16與ADC 18之間必須耦接高線性度緩沖器17，用于為欲輸入至 ADC 18的模擬信號Sa提供足夠的驅動能力。因此，在模擬電路領域，提供一種具有較佳線性度(linearity)與較強驅動能力的緩沖電路成為關注點。
發明內容
有鑒于此，本發明提供至少一種緩沖電路，用于在輸入信號擺幅較大時，仍能提供低失真的輸出信號。根據本發明的一實施例，一種緩沖電路，包含第一場效應晶體管(field effect transistor)，包含柵極，第一場效應晶體管的柵極耦接于輸入信號，第一場效應晶體管用于緩沖輸入信號以在工作電流下產生輸出信號；第二場效應晶體管，包含柵極，第二場效應晶體管的柵極耦接于控制信號，第二場效應晶體管與第一場效應晶體管級聯(cascode)，用于根據控制信號產生工作電流；以及控制電路，包含第一端與第二端，控制電路的第一端耦接于第一場效應晶體管的柵極，控制電路的第二端稱接于參考源(reference source),控制電路用于根據輸入信號與參考源調整控制信號，使得流經所述第二場效應晶體管的工作電流維持在恒定水平。利用本發明所提供的至少一種緩沖電路，能夠提供較佳的線性度與較強的驅動能力，從而實現在輸入信號擺幅較大時，仍能提供低失真的輸出信號。以下是根據多個圖式對本發明的實施例進行詳細描述，本領域技術人員閱讀后應可明確了解本發明的目的。
圖I為根據現有技術的無線通信系統的傳統接收器的示意圖。圖2為根據本發明第一實施例的緩沖電路的示意圖。圖3為根據本發明第二實施例的緩沖電路的示意圖。圖4為根據本發明第三實施例的緩沖電路的示意圖。圖5為根據本發明第四實施例的緩沖電路的示意圖。圖6為根據本發明第五實施例的緩沖電路的示意圖。
具體實施例方式在說明書及權利要求當中使用了某些詞匯來指稱特定的組件。所屬領域技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權利要求并不以名稱的差異來作為區分組件的方式，而是以組件在功能上的差異來作為區分的準則。在通篇說明書及權利要求當中所提及的“包含”為一開放式的用語，故應解釋成“包含但不限定于”。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電性連接于該第二裝置，或透過其它裝置或連接手段間接地電性連接至該第二裝置。說明書后續描述為實施本發明的較佳實施方式，然該描述乃以說明本發明的一般原則為目的，并非用以限定本發明的范圍。本發明的保護范圍當視所附的權利要求所界定者為準。圖2為根據本發明第一實施例的緩沖電路200的示意圖。緩沖電路200運作在第一供應電壓Vdd與第二供應電壓Vss之間，并包含第一 N型金屬氧化物半導體場效應晶體管(N-type metal oxide semiconductor field effect transistor,簡稱 N 型 MOSFET) Ml、第二 N型MOSFET M2與控制電路202。第一 N型M0SFETM1包含柵極、漏極與源極，第一 N型MOSFET Ml的柵極耦接于輸入信號Sin (如圖所示，第一 N型MOSFET Ml的柵極與輸入信號Sin耦接于節點N3)，用于緩沖輸入信號Sin以在工作電流Ir下產生輸出信號Sout。 第二 N型M0SFETM2的柵極耦接于控制信號Sc (如圖所示，第二 N型MOSFET M2的柵極與控制信號Sc耦接于節點NI)，第二 N型MOSFET M2與第一 N型MOSFET Ml級聯，用于根據控制信號Sc為第一 N型MOSFET Ml產生工作電流Ir。控制電路202包含第一端與第二端，控制電路202的第一端與第一 N型MOSFET Ml的柵極耦接于節點N3，控制電路202的第二端與參考源2022耦接于節點N2。請注意，在本實施例中，參考源2022可為恒流源(constant current source),為控制電路202提供恒定電流Ic ;然而,本發明并不以此為限,在本發明的另一實施例中，參考源2022也可為恒壓源(constant voltage source),為控制電路202提供恒定電壓。控制電路202根據輸入信號Sin與恒定電流Ic調整控制信號Sc，其中，當輸入信號Sin的電壓水平變化時，控制電路202調整控制信號Sc的電壓水平，以使調整后的控制信號Sc的電壓水平與變化后的輸入信號Sin的電壓水平成反比例變化。更具體地， 由于控制信號Sc耦接于第二 N型MOSFET M2的柵極，因此，當輸入信號Sin的電壓水平降低時，控制電路202調整控制信號Sc以提高控制信號Sc的電壓水平，使工作電流Ir具有增大的效應，從而抵消因輸入信號Sin的電壓水平降低而導致的工作電流Ir減小，使得工作電流Ir基本不變(intact);反之亦然，當輸入信號Sin的電壓水平提高時，控制電路202 調整控制信號Sc以降低控制信號Sc的電壓水平，使工作電流Ir具有減小的效應，從而抵消因輸入信號Sin的電壓水平提高而導致的工作電流Ir增大，使得工作電流Ir基本不變。 因此，根據本發明該實施例的緩沖電路，在輸入信號Sin具有較大擺幅時，由于工作電流Ir 能夠基本不變，因而仍能夠提供具有低失真的輸出信號Sout。控制電路202至少包含第三N型MOSFET M3及第四N型MOSFET M4。第三N型 MOSFET M3包含柵極、漏極與源極，第三N型MOSFET M3的柵極與第一N型MOSFET Ml的柵極耦接于節點N3，第三N型MOSFET M3的漏極與參考源2022耦接于節點N2。第四N型MOSFET M4包含柵極、漏極與源極，第四N型MOSFET M4的柵極耦接于參考源2022與第二N型MOSFET M2的柵極(如圖所示，第四N型MOSFET M4的柵極耦接于節點NI)，第四N型MOSFET M4的漏極與第三N型MOSFET M3的源極耦接于節點N4，第四N型MOSFET M4的源極耦接于第二供應電壓Vss。請注意，為了擴展第三N型MOSFET M3的工作范圍以防止第三N型MOSFET M3進入線性區，在第三N型MOSFET M3的漏極與第四N型MOSFET M4的柵極間(也就是節點N2與節點NI之間)耦接電平轉換器(level shifter) 2024。換言之，電平轉換器2024調整第三N型MOSFET M3的漏極與第四N型MOSFET M4的柵極間的電壓降(voltage drop)。 另外，在本實施例中，電平轉換器2024可包含至少一電阻性組件(resistive device),然本發明并不以此為限，電平轉換器2024亦可包含至少一晶體管，或至少一晶體管與至少一電阻性組件，或至少一晶體管與至少一電容，或至少一參考源，又或上述任意的組合，從而用以調整上述電壓降。本領域本領域技術人員當可了解電平轉換器2024具有多種實現方式，任何本領域技術人員依據本發明的精神輕易完成的改變或均等性的安排均屬于本發明所主張的范圍。根據本發明的第一實施例，當具有擺幅(swing)(特別是較大擺幅)的輸入信號 Sin于節點N3處輸入至第一 N型MOSFET Ml的柵極時，第二 N型M0SFETM2產生的工作電流 Ir可大致維持在恒定水平，因而消除了第一 N型M0SFETM1的有限且非線性輸出阻抗效應。 下文描述揭露了本發明的緩沖電路200的運作。如圖2所示，當輸入信號Sin的電壓降低時，節點N4處的電壓也降低，因此，流經第四N型MOSFET M4的電流icl減小。接著，節點NI處的電壓提高以增大電流icl。當節點NI處的電壓提高時，節點N2處的電壓相應提高，以形成反饋(feedback)機制，用于保持電流icl基本不變。同時，由于節點NI耦接于第二 N型MOSFET M2的柵極，因此，控制信號 Sc的電壓提高。相應地，電壓提高后的控制信號Sc增大第二 N型MOSFET M2的工作電流 Ir,以保持電流Ir基本不變。請注意，電平轉換器2024耦接于節點NI與節點N2之間，用于產生節點NI與節點N2間的偏移電壓(shifting voltage)，以擴展第三N型M0SFETM3的工作范圍。
簡言之，在輸入信號Sin與輸出信號Sout的全擺幅(full swing)條件下，緩沖電路200的工作電流Ir可運作在大致恒定的水平。因此，控制電路202增大了緩沖電路200 的線性度。需要注意，對于需要較大輸出擺幅的情形，緩沖電路200有可能不夠好。因此，為進一步確保第二 N型MOSFET M2產生恒定工作電流Ir，在如圖3所示的緩沖電路300的輸出端(也就是第一 N型MOSFET Ml的源極)耦接第五P型MOSFET M5。第3為根據本發明第二實施例的緩沖電路300的示意圖。與圖2所示的緩沖電路200相比，緩沖電路300進一步包含第五P型MOSFET M5與參考源302，其中，第五P型MOSFET M5包含柵極、漏極與源極，第五P型MOSFET M5的柵極耦接于第一 N型MOSFET Ml的漏極，第五P型M0SFETM5 的漏極耦接于第一 N型MOSFET Ml的源極，第五P型MOSFET M5的源極耦接于第一供應電壓Vdd。請注意，在本實施例中，參考源302可為恒流源，為第一 N型MOSFET Ml提供恒定電流Ic2 ;然而，本發明并不以此為限，在本發明的另一實施例中，參考源302也可為恒壓源， 為第一 N型MOSFET Ml提供恒定電壓。根據緩沖電路300，第五P型MOSFET M5為工作電流Ir提供額外的跨導(transconductance, gm)。換言之,第五P型MOSFET M5通過保持工作電流Ir基本不變，進一步減小了第一 N型MOSFET Ml的失真。由于緩沖電路300類似于緩沖電路200 (除了第五P型MOSFET M5與參考源302)，因此，本領域技術人員在閱讀緩沖電路200的說明書后，當可輕易理解緩沖電路300的技術特征，因此，簡潔起見，此處不再贅述。需要注意，緩沖電路200的差動變形(differential version)以及緩沖電路300 也屬于本發明的范圍。在緩沖電路200的差動變形中，采用兩個控制電路202以追蹤輸入至緩沖電路200的差動變形的完全差動(fully differential)輸入信號。另外，緩沖電路 200的差動變形具有較佳的總諧波失真率(Total Harmonic Distortion, THD),尤其是在較大信號擺幅情形下。請參照圖4，圖4為根據本發明第三實施例的緩沖電路400的示意圖。緩沖電路 400為緩沖電路200的P型MOSFET變形。緩沖電路400在第一供應電壓VdcT與第二供應電壓Vss'之間運作，并包含第一 P型MOSFET M6、第二 P型MOSFET M7及控制電路402。第一 P型MOSFET M6的柵極耦接于輸入信號Sin'(如圖所示，第一 P型MOSFET M6的柵極與輸入信號Sini耦接于節點N5)，用于緩沖輸入信號Sini以在工作電流Ir'下產生輸入信號SouC。第二 P型M0SFETM7的柵極耦接于控制信號(如圖所示，第二 P型MOSFET M7的柵極與控制信號Sc丨耦接于節點N6)，第二 P型MOSFET M7與第一 P型MOSFET M6級聯，用于根據控制信號Sc'為第一 P型MOSFET M6產生工作電流Ir'。控制電路402包含第一端與第二端，控制電路402的第一端與第一 P型MOSFET M6的柵極耦接于節點N5，控制電路402的第二端與參考源4022耦接于節點N7。請注意，在本實施例中，參考源4022可為恒流源，為控制電路402提供恒定電流Ic'。然而，本實施方式并不僅限于此，在本發明的另一實施例中，參考源4022也可為恒壓源，為控制電路402提供恒定電壓。控制電路402 根據輸入信號Sin'與恒定電流Ic'調整控制信號Sc'，其中，當輸入信號Sin'的電壓水平變化時，控制電路402調整控制信號Sc'的電壓水平，以使調整后的控制信號Sc'的電壓水平與變化后的輸入信號的電壓水平成反比例變化。更具體地，由于控制信號Sc'耦接于第二 P型MOSFET M7的柵極，因此，當輸入信號Sin'的電壓水平提高時，控制電路402調整控制信號Sc'以降低控制信號Sc'的電壓水平，使工作電流Ir'具有增大的效應，從而抵消因輸入信號Sin'的電壓水平降低而導致的工作電流Ir'減小，使得工作電流Ir'基本不變；反之亦然，當輸入信號Sin'的電壓水平提高時，控制電路402調整控制信號Sc, 以降低控制信號Sc'的電壓水平，使工作電流Ir'具有減小的效應，從而抵消因輸入信號 Sin'的電壓水平提高而導致的工作電流Ir'增大，使得工作電流Ir'基本不變。因此，根據本發明該實施例的緩沖電路，在輸入信號Sin'具有較大擺幅時，由于工作電流Ir'能夠基本不變，因而仍能夠提供具有低失真的輸出信號Sout'。類似地，控制電路402至少包含第三P型MOSFET M8及第四P型M0SFETM9。第三 P型MOSFET M8包含柵極、漏極與源極，第三P型MOSFET M8的柵極與第一 P型MOSFET M6 的柵極耦接于節點N5，第三P型MOSFET M8的漏極與參考源4022耦接于節點N7。第四P型 MOSFET M9包含柵極、漏極與源極，第四P型MOSFET M9的柵極耦接于參考源4022與第二 P型MOSFET M7的柵極(如圖所示，第四P型MOSFET M9的柵極耦接于節點N6)，第四P型 MOSFET M9的漏極與第三P型MOSFET M8的源極耦接于節點N8，第四P型MOSFET M9的源極耦接于第一供應電壓Vdd'。請注意，為了擴展第三P型MOSFET M8的工作范圍以防止第三 P型MOSFET M8進入線性區，在第三P型MOSFET M8的漏極與第四P型MOSFET M9的柵極間 (也就是節點N7與節點N6之間)耦接電平轉換器4024。換言之，電平轉換器4024調整第三P型MOSFET M8的漏極與第四P型MOSFET M9的柵極間的電壓降。另外，在本實施例中， 電平轉換器4024可包含至少一電阻性組件，然本發明并不以此為限，電平轉換器4024亦可包含至少一晶體管，或至少一晶體管與至少一電阻性組件，或至少一晶體管與至少一電容， 或至少一參考源，又或上述任意的組合，從而用以調整上述電壓降。本領域技術人員當可了解電平轉換器4024具有多種實現方式，任何本領域技術人員依據本發明的精神輕易完成的改變或均等性的安排均屬于本發明所主張的范圍。需要注意，本領域技術人員在閱讀緩沖電路400的揭露說明書后當可輕易理解緩沖電路400的技術特性，因此，簡潔起見，此處不再贅述。此外，緩沖電路400的差動變形也屬于本發明的范圍。在緩沖電路400的差動變形中，采用兩個控制電路402以追蹤輸入至緩沖電路400的差動變形的完全差動輸入信號。另外，緩沖電路400的差動變形具有較佳的總諧波失真率，尤其是在較大信號擺幅情形下。圖5為根據本發明第四實施例的緩沖電路500的示意圖。緩沖電路500運作在第一供應電壓Vdd"與第二供應電壓Vss"之間，并包含第一N型M0SFETM10、第二N型MOSFET Mll及控制電路502。第一 N型MOSFET MlO的柵極耦接于輸入信號Sin"(如圖所示，第一 N型MOSFET MlO的柵極與輸入信號Sin"耦接于節點N9)，用于緩沖輸入信號Sin"以在工作電流Ir"下產生輸出信號Sout"。第二 N型MOSFET Mll的柵極耦接于控制信號 Sc"(如圖所示，第二 N型MOSFET Mll的柵極與控制信號Sc"耦接于節點N10)，第二 N型 MOSFET Mll與第一 N型MOSFET MlO級聯，用于根據控制信號Sc"為第一 N型MOSFET MlO 產生工作電流Ir"。控制電路502包含第一端與第二端,控制電路502的第一端與第一 N 型MOSFET MlO的柵極耦接于節點N9，控制電路502的第二端與一參考源(圖中未示)耦接于節點NI I，其中，該參考源為控制電路502提供參考電壓Vdc。控制電路502根據輸入信號Sin"與該參考源調整控制信號Sc"，其中，當輸入信號Sin"的電壓水平降低時，控制電路502提高控制信號Sc"的電壓水平。
控制電路502進一步包含第一電阻性組件R1、第二電阻性組件R2及運算放大器 5022。第一電阻性組件Rl包含第一端與第二端，第一電阻性組件Rl的第一端與第一 N型 MOSFET MlO的柵極耦接于節點N9。運算放大器5022包含第一輸入端(如圖中“ + ”所標識)、第二輸入端(如圖中所標識)與輸出端，運算放大器5022的第一輸入端耦接于一參考源(圖中未示)，在本發明之一實施例中，該參考源為運算放大器5022提供參考電壓Vdc，運算放大器5022的第二輸入端與第一電阻性組件Rl的第二端耦接于節點N12，以及運算放大器5022的輸出端與第二 N型MOSFET Mll的柵極耦接于節點N10。第二電阻性組件R2耦接于運算放大器5022的第二輸入端與第二 N型MOSFET Mll的柵極之間(也就是節點N12與節點NlO之間)。類似于緩沖電路200，當具有擺幅(尤其是較大擺幅)的輸入信號Sin"于節點N9 處輸入至第一 N型MOSFET MlO的柵極時，第二 N型MOSFET Mll產生的工作電流Ir"可大致維持在恒定水平，因而消除了第一 N型M0SFETM10的有限且非線性輸出阻抗效應。根據圖5所示的緩沖電路500，包含第一電阻型裝置R1、第二電阻性組件R2及運算放大器5022的反饋機制保持在第一電阻性組件Rl的第二端(也就是節點N12)處的電壓基本不變，大致等于參考電壓Vdc。當輸入信號Sin"的擺幅減小時，感應產生交流電流 ic3，交流電流ic3流經第一電阻性組件Rl與第二電阻性組件R2。因此，在第二 N型MOSFET Mll的柵極(也就是節點N10)處的電壓水平因交流電流ic3而提高，其中，交流電流ic3流經第二電阻性組件R2。類似于上述緩沖電路200，節點NlO處電壓水平的提高保持工作電流Ir"基本不變。當輸入信號Sin"的擺幅增大時，第二 N型MOSFET Mll的柵極(也就是節點N10)處的電壓水平降低，以保持工作電流Ir"基本不變。相應地，緩沖電路500在輸入信號Sin"與輸出信號Sout"之間提供高線性，因而消除了第一 N型MOSFET MlO的有限且非線性輸出阻抗效應。需要注意，緩沖電路500的差動變形也屬于本發明的范圍。在緩沖電路500的差動變形中，采用兩個控制電路502以追蹤輸入至緩沖電路500的差動變形的完全差動輸入信號。另外，緩沖電路500的差動變形具有較佳的總諧波失真率，尤其是在較大信號擺幅情形下。圖6為根據本發明第五實施例的緩沖電路600的示意圖。緩沖電路600為緩沖電路500的另一種變形。緩沖電路600運作在第一供應電壓Vdd"'與第二供應電壓Vss"' 之間，并包含第一 P型MOSFET M12、第二 P型MOSFET M13及控制電路602。第一 P型MOSFET M12的柵極耦接于輸入信號Sin"'(如圖所示，第一 P型MOSFET M12的柵極與輸入信號 Sin",耦接于節點N13)，用于緩沖輸入信號Sin",以在工作電流Ir",下產生輸出信號Sout"'。第二 P型MOSFET M13的柵極耦接于控制信號Sc"'(如圖所示，第二 P型 MOSFET M13的柵極與控制信號Sc"丨耦接于節點N14)，第二 P型MOSFET M13與第一 P型 MOSFET M12級聯，用于根據控制信號Sc" !為第一 P型MOSFET M12產生工作電流Ir " !。 控制電路602包含第一端、第二端與第三端，控制電路602的第一端與第一 P型MOSFET M12 的柵極耦接于節點N13，控制電路602的第二端與一參考源(圖中未示)耦接于節點N15， 其中，該參考源為控制電路602提供參考電壓Vdc"'。控制電路602的第三端與第二 P型 MOSFET M13的第二柵極耦接于節點N14。控制電路602根據輸入信號Sin"'與該參考源調整控制信號Sc"'，其中，當輸入信號Sin"'的電壓水平提高時，控制電路602用于降低控制信號Sc"'的電壓水平。控制電路602進一步包含第一電阻性組件R3、第二電阻性組件R4與運算放大器 6022。第一電阻性組件R3包含第一端與第二端，第一電阻性組件R3的第一端與第一 P型 MOSFET M12的柵極耦接于節點N13。運算放大器6022包含第一輸入端(如圖中“ + ”所標識)、第二輸入端(如圖中所標識)與輸出端，運算放大器6022的第一輸入端耦接于一參考源，在本發明之一實施例中，該參考源為運算放大器6022提供參考電壓Vdc"，，運算放大器6022的第二輸入端與第一電阻性組件R3的第二端耦接于節點N16，以及運算放大器 6022的輸出端與第二 P型MOSFET M13的柵極耦接于節點N14。第二電阻性組件R4耦接于運算放大器6022的第二輸入端與該第二 N型MOSFET M13的柵極之間(也就是節點N16與節點N14之間)。類似于緩沖電路500的運作，包含第一電阻性組件R3、第二電阻性組件R4及運算放大器6022的反饋機制保持工作電流Ir"'基本不變，以增加緩沖電路600的線性度，因而消除了第一 P型MOSFET M12的有限且非線性輸出阻抗效應。此外，需要注意，緩沖電路 600的差動變形也屬于本發明的范圍。簡言之，為了增大輸入信號與輸出信號間的線性度，上述緩沖電路200、緩沖電路 300、緩沖電路400、緩沖電路500及緩沖電路600使用反饋機制來保持工作電流基本不變。上述實施例僅用來例舉本發明的實施方式，以及闡釋本發明的技術特征，并非用來限制本發明的范疇。任何本領域技術人員可依據本發明的精神輕易完成的改變或等同性的安排均屬于本發明所主張的范圍，本發明的權利范圍應以權利要求為準。
權利要求
1.一種緩沖電路，其特征在于，所述緩沖電路包含第一場效應晶體管，包含柵極，所述第一場效應晶體管的柵極耦接于輸入信號，所述第一場效應晶體管用于緩沖所述輸入信號以在工作電流下產生輸出信號；第二場效應晶體管，包含柵極，所述第二場效應晶體管的柵極耦接于控制信號，所述第二場效應晶體管與所述第一場效應晶體管級聯，用于根據所述控制信號產生所述工作電流；以及控制電路，包含第一端與第二端，所述控制電路的第一端耦接于所述第一場效應晶體管的柵極，所述控制電路的第二端耦接于參考源，所述控制電路用于根據所述輸入信號與所述參考源調整所述控制信號，使得流經所述第二場效應晶體管的工作電流維持在恒定水平。
2.如權利要求I所述的緩沖電路，其特征在于，所述緩沖電路運作在第一供應電壓與第二供應電壓之間，以及所述控制電路更包含第三場效應晶體管，包含柵極、漏極與源極，所述第三場效應晶體管的柵極耦接于所述第一場效應晶體管的柵極，所述第三場效應晶體管的漏極耦接于所述參考源；以及第四場效應晶體管，包含柵極、漏極與源極，所述第四場效應晶體管的柵極耦接于所述參考源與所述第二場效應晶體管的柵極，所述第四場效應晶體管的漏極耦接于所述第三晶體管的源極，所述第四場效應晶體管的源極耦接于所述第二供應電壓。
3.如權利要求2所述的緩沖電路，其特征在于，所述第一場效應晶體管、所述第二場效應晶體管、所述第三場效應晶體管與所述第四場效應晶體管為N型金屬氧化物半導體場效應晶體管。
4.如權利要求2所述的緩沖電路，其特征在于，所述第一場效應晶體管、所述第二場效應晶體管、所述第三場效應晶體管與所述第四場效應晶體管為P型金屬氧化物半導體場效應晶體管。
5.如權利要求I所述的緩沖電路，其特征在于，所述緩沖電路更包含第五場效應晶體管，包含柵極、漏極與源極，所述第五場效應晶體管的柵極耦接于所述第一場效應晶體管的漏極，所述第五場效應晶體管的漏極耦接于所述第一場效應晶體管的源極，所述第五場效應晶體管的源極耦接于一第三供應電壓。
6.如權利要求5所述的緩沖電路，其特征在于，所述第一場效應晶體管與所述第二場效應晶體管為P型金屬氧化物半導體場效應晶體管，以及所述第五場效應晶體管為N型金屬氧化物半導體場效應晶體管。
7.如權利要求5所述的緩沖電路，其特征在于，所述第一場效應晶體管與所述第二場效應晶體管為N型金屬氧化物半導體場效應晶體管，以及所述第五場效應晶體管為P型金屬氧化物半導體場效應晶體管。
8.如權利要求2所述的緩沖電路，其特征在于，所述控制電路更包含電平轉換器，耦接于所述第三場效應晶體管的漏極與所述第四場效應晶體管的柵極之間，用于根據所述輸入信號調整所述第三場效應晶體管的漏極與所述第四場效應晶體管的柵極間的電壓降。
9.如權利要求I所述的緩沖電路，其特征在于，所述控制電路更包含第一電阻性組件，包含第一端與第二端，所述第一電阻性組件的第一端耦接于所述第一場效應晶體管的柵極；運算放大器，包含第一輸入端、第二輸入端與輸出端，所述運算放大器的第一輸入端率禹接于所述參考源，所述運算放大器的第二輸入端耦接于所述第一電阻性組件的第二端，所述運算放大器的輸出端耦接于所述第二場效應晶體管的柵極；以及第二電阻性組件，耦接于所述運算放大器的第二輸入端與所述第二場效應晶體管的柵極之間。
10.如權利要求I所述的緩沖電路，其特征在于，一節點位于所述第一場效應晶體管的柵極與所述控制電路的第一端之間，所述節點耦接所述輸入信號。
全文摘要
一種緩沖電路，包含第一場效應晶體管的柵極耦接于輸入信號，第一場效應晶體管用于緩沖輸入信號以在工作電流下產生輸出信號；第二場效應晶體管的柵極耦接于控制信號，第二場效應晶體管與第一場效應晶體管級聯，用于根據控制信號產生工作電流；以及控制電路包含第一端與第二端，控制電路的第一端耦接于第一場效應晶體管的柵極，控制電路的第二端耦接于參考源，控制電路用于根據輸入信號與參考源調整控制信號，使得流經所述第二場效應晶體管的工作電流維持在恒定水平。利用本發明能夠實現在輸入信號擺幅較大時，仍能提供低失真的輸出信號。
文檔編號G05F1/56GK102609026SQ20121008541
公開日2012年7月25日 申請日期2009年8月26日 優先權日2009年6月8日
發明者林育信, 蔡鴻杰, 陳忠偉 申請人:聯發科技股份有限公司