專利名稱：穩壓器的制作方法
技術領域：
在此說明的實施方式涉及ー種穩壓器。
背景技術：
隨著設備的低耗電化的要求，CPU等集成電路的低電壓化正在發展。另一方面，從高性能化以及與以往系統之間的互換性考慮，有時需要比較高的電壓。例如，在CPU (Central Processing Unit:中央處理單元)驅動用電源中，CPU對狀態進行切換而使消耗電流變化，因此需要切換電源電壓。此外，在搭載了存儲器等的IC卡驅動用電源中，為 了對應于動作電壓不同的多個規格，需要對電源電壓進行切換地供給。此外，隨著設備的高速化，電源電壓的切換被要求高速化。但是，在使電源電壓降低時，在輸出端子和接地端子之間的靜電電容所蓄積的電荷放電之前，不會達到希望的電壓，而限制了高速化。
發明內容
本發明的實施方式提供ー種恒壓電源電路，能夠進行輸出電壓的高速切換。根據實施方式，提供一種恒壓電源電路，其特征在干，具備輸出晶體管、電壓檢測電路、控制電路以及放電電路。輸出晶體管連接在電源端子和輸出端子之間。電壓檢測電路為，連接在上述輸出端子和接地端子之間，按照根據輸入的電壓切換信號而變化的比率k(k > O)，將上述輸出端子和上述接地端子之間的電壓分割為k: 1，而在接地端子側生成第一電壓和第二電壓，該第二電壓與上述第一電壓為相同極性、絕對值為上述第一電壓的絕對值以下。控制電路為，對上述第一電壓與基準電壓之間的誤差進行檢測，以使上述誤差的絕對值減少的方式控制上述輸出晶體管，該基準電壓為在上述輸出端子生成的電壓的基準。放電電路為，連接在上述輸出端子和上述接地端子之間，在上述第二電壓的絕對值高于上述基準電壓的絕對值時，從上述輸出端子向上述接地端子對電荷進行放電。根據本發明的實施方式，能夠提供ー種恒壓電源電路，能夠進行輸出電壓的高速切換。
圖I是例示第一實施方式的恒壓電源電路的構成的電路圖。圖2是圖I所示的恒壓電源電路的主要信號的波形圖，(a)表示電壓切換信號Vsel, (b)表不輸出電壓Vout, (C)表不第一電壓Va, (d)表不放電晶體管的柵極電壓Vg。圖3是例示第二實施方式的恒壓電源電路的構成的電路圖。圖4是圖3所示的恒壓電源電路的主要信號的波形圖，(a)表示電壓切換信號Vsel, (b)表不輸出電壓Vout, (c)表不第一電壓Va, (d)表不放電晶體管的柵極電壓Vg。圖5是例示第三實施方式的恒壓電源電路的構成的電路圖。圖6是圖5所示的恒壓電源電路的主要信號的波形圖，(a)表示電壓切換信號Vsel, (b)表不輸出電壓Vout, (C)表不第一電壓Va, (d)表不放電晶體管的柵極電壓Vg。
具體實施例方式以下，參照附圖對本發明的實施方式進行詳細說明。另外，在本申請說明書和各圖中，關于已出現的圖，對與已說明的要素相同的要素賦予相同的符號，而適當省略詳細說明。(第一實施方式)圖I是例示第一實施方式的恒壓電源電路的構成的電路圖。
如圖I所示，在恒壓電源電路I中，在電源端子2和輸出端子3之間連接有輸出晶體管6。輸出晶體管6在輸出端子3和接地端子4之間生成輸出電壓Vout,該輸出電壓Vout是與供給到電源端子2的電源電壓Vdd相同極性、將該電源電壓Vdd的絕對值進行了降壓的電壓。輸出晶體管6由P溝道MOSFET (以下稱為PM0S)構成。此外，在輸出端子3和接地端子4之間連接有平滑電容器10，將輸出電壓Vout的噪聲除去，并且使電壓穩定化。此外，在輸出端子3和接地端子4之間連接有電壓檢測電路7。電壓檢測電路7按照根據電壓切換信號Vsel而變化的比率k(k彡O)，將輸出電壓Vout分割為k: 1，而在接地端子側生成第一電壓Va及第ニ電壓Vb。另外，在圖I所示的電壓檢測電路7中，第二電壓Vb與第一電壓Va相等。在電壓檢測電路7中，在輸出端子3和接地端子4之間串聯連接有第一電阻11和第二電阻12。此外，電壓檢測電路7具有第一開關元件14，該第一開關元件14根據電壓切換信號Vsel而切換為導通或截止。第一開關兀件14在電壓切換信號Vsel為高電平時導通,在電壓切換信號Vsel為低電平時截止。經由第一開關元件14，第三電阻13與第二電阻12并聯連接。另外，在圖I中，第一開關元件14由N溝道MOSFET (以下稱為匪OS)構成。在第二電阻12和經由了第一開關元件14的第三電阻13的兩端，生成第一電壓Va。在電壓切換信號Vsel為高電平的情況下，第一電壓Va成為通過第一電阻11和第ニ及第三電阻12、13的合成電阻對輸出電壓Vout進行了分割的電壓。此外，在電壓切換信號Vsel為低電平的情況下,第一電壓Va成為通過第一電阻11和第二電阻12對輸出電壓Vout進行了分割的電壓。另外，第一開關元件14的電阻成份，作為包含于第三電阻13的電阻成份來進行說明。關于其他實施方式也同樣。如此，電壓檢測電路7按照根據電壓切換信號Vsel而變化的比率k = R1/R2或Rl X (R2+R3) (R2 X R3)，將輸出端子3的輸出電壓Vout分割為k: 1，而在接地端子側生成第ー電壓Va。在此，R1、R2、R3分別是第一電阻11、第二電阻12、第三電阻13的各個電阻值。電壓切換信號Vsel為高電平時的第一電壓Va的絕對值，高于電壓切換信號Vsel為低電平時的第一電壓Va的絕對值。
第一電壓Va被輸入控制電路8。控制電路8具有放大電路15和生成基準電壓Vref的基準電壓生成電路16。在此，基準電壓Vref是成為在輸出端子3所生成的電壓(輸出電壓)Vout的基準的電壓。控制電路8將與基準電壓Vref之間的誤差進行放大，以使誤差的絕對值減少的方式控制晶體管6，使輸出電壓Vout為恒定。S卩，控制電路8以第一電壓Va成為與基準電壓Vref相等的方式控制輸出晶體管。輸出電壓Vout由公式(I)表不。Vout = VrefX (Ι+k)…(I)如上所述，由于根據電壓切換信號Vsel而生成第一電壓Va的比率k變化，所以能夠根據電壓切換信號Vsel來切換輸出電壓Vout。電壓切換信號Vsel為高電平時的比率k=RlX (R2+R3)バR2XR3)，大于電壓切換信號Vsel為低電平時的比率k = R1/R2。因此，電壓切換信號Vsel為高電平時的輸出電壓Vout的絕對值，高于電壓切換信號Vsel為低電平時的輸出電壓Vout的絕對值。
與第一電壓Va相等的第二電壓Vb被輸入放電電路9。在放電電路9中，放電晶體管17連接在輸出端子3和接地端子4之間。此外，t匕較電路18對第二電壓Vb和基準電壓Vref進行比較，而控制放電晶體管17。放電晶體管17由NMOS構成。放電晶體管17的漏極與輸出端子3連接、源極與接地端子4連接。放電晶體管17的柵極與比較電路18的輸出連接。對比較電路18的同向輸入端子輸入第二電壓Vb，對反向端子輸入基準電壓Vref。比較電路18為，在第二電壓Vb的絕對值高于基準電壓Vref的絕對值時輸出高電平，在第二電壓Vb的絕對值低于基準電壓Vref的絕對值時輸出低電平。放電電路9為，在第二電壓Vb的絕對值高于基準電壓Vref的絕對值時，從輸出端子3向接地端子4對電荷進行放電。恒壓電源電路I在輸出端子3生成輸出電壓Vout，該輸出電壓Vout是將供給到電源端子2的電源電壓Vdd進行了降壓的電壓。此外，如在圖2中說明的那樣，放電電路9從輸出端子3向接地端子4對電荷進行放電，所以能夠高速地切換電壓。另外，圖I中，分別由PMOS構成輸出晶體管6、由NMOS構成第一開關元件14及放電晶體管17。但是，也可以由NMOS構成輸出晶體管6，此外也可以由PMOS構成第一開關元件14及放電晶體管17。此外，輸出晶體管6、第一開關元件14及放電晶體管17也可以分別由雙極晶體管構成。此外，在電壓檢測電路7中，第三電阻13經由第一開關元件14與第二電阻12并聯連接。但是，只要根據電壓切換信號Vsel而生成第一電壓Va的比率k變化即可，也可以為其他構成。例如，第三電阻13也可以經由第一開關元件14與第一電阻11并聯連接。圖2是圖I所示的恒壓電源電路的主要信號的波形圖，(a)表示電壓切換信號Vsel, (b)表不輸出電壓Vout, (C)表不第一電壓Va, (d)表不放電晶體管的柵極電壓Vg。在圖2中，橫軸取時間t而表示各信號、電壓的波形圖。此外，作為例子而例示的情況為輸出電壓Vout作為高電壓切換為2. 9V、作為低電壓切換為I. 8V而進行輸出。此夕卜，第二電壓Vb與第一電壓Va相等，所以省略圖示。此外，各電壓為正極性，因此適當省略“絕對值”這一用語。在電壓切換信號Vsel為高電平時(圖2(a))，輸出電壓Vout為高電壓2. 9V(圖2(b))。在穩定狀態下，第一電壓Va與基準電壓Vref相等(圖2(c))。此外，第二電壓Vb也不高于基準電壓Vref，所以放電晶體管17的柵極電壓Vg為低電平。因此，放電晶體管17截止，放電晶體管17對輸出晶體管6及電壓檢測電路7的動作不會產生影響。另外，對電壓檢測電路7的輸出電壓Vout進行分割而生成第一電壓Va的比率k為R1/R2。在時間t = h時，電壓切換信號Vsel從高電平變化為低電平，而輸出電壓Vout被切換(圖2(a))。對電壓檢測電路7的輸出電壓Vout進行分割而生成第一電壓Va的比率k，從RlX (R2+R3V(R2XR3)減小為R1/R2。但是，由于平滑電容器10所蓄積的電荷，輸出電壓Vout不降低(2. 9V)。因此，第一電壓Va瞬間地上升到VoutXR2/(R1+R2)(約2. 26V、圖2(c))。第一電壓Va及第ニ電壓Vb變得高于基準電壓Vref。由于第二電壓Vb高于基準電壓Vref，所以比較電路18輸出高電平作為放電晶體管17的柵極電壓Vg (圖2(d))。放電晶體管17導通，將在輸出端子3和接地端子4之間連接的平滑電容器10所蓄積的電荷向接地端子4進行放電。因此，輸出電壓Vout，按照由放電晶體管17的導通電阻和平滑電容器10的靜電電 容決定的時間常數，急劇地降低(圖2(b))。此外，隨著輸出電壓Vout的降低，第一電壓Va急劇降低為基準電壓Vref (圖2(c))。第二電壓Vb與第一電壓Va相等，在時間t = t2、第二電壓Vb變得低于基準電壓Vref吋，比較電路18輸出低電平作為柵極電壓Vg(圖2(d))。放電晶體管17成為截止，平滑電容器10所蓄積的電荷向接地端子4的放電被遮斷。此時，第一電壓Va與基準電壓Vref相等(圖2 (c))，并且輸出電壓Vout成為希望的低電壓1.8V。之后，控制電路8以使第一電壓Va變得與基準電壓Vref相等的方式進行控制，輸出電壓Vout被穩定化為恒定值(圖2 (b))。如此,在電壓切換信號Vsel變化而輸出電壓Vout降低時,按照由放電晶體管17的導通電阻和平滑電容器10的靜電電容決定的時間常數，輸出電壓Vout急劇地降低。在此，作為比較例，考慮沒有放電電路9的情況。在比較例的情況下，按照由電壓檢測電路7的第一電阻11及第ニ電阻12的合成電阻和平滑電容器10的靜電電容決定的時間常數，輸出電壓Vout降低。因此，輸出電壓Vout降低到希望的低電壓1.8V需要較長時間。輸出電壓Vout降低到電壓V (t)所需要的電壓切換時間t，成為如公式⑵所示。t = CX (R1+R2) In (Vout)-In (V (t))... (2)在此，Vout= V(O)。例如，在設平滑電容器10的靜電電容為2. 8 μ F、第一電阻11及第ニ電阻12的電阻值為Rl、R2的合成電阻為350kQ時，根據時間常數決定的電壓切換時間，根據公式(2)變大為O. 47s。相對于此，在恒壓電源電路I中，時間常數由放電電路9的放電晶體管17的導通電阻Ron和平滑電容器10的靜電電容決定。例如，當設放電晶體管17的導通電阻Ron為4kΩ時，則在公式⑵中，R1+R2 = Ron = 4kΩ ,電壓切換時間縮短為4ms。另外，根據放電晶體管17的導通電阻Ron的值及輸入比較電路18的第二電壓Vb的值，電壓切換時間能夠變更。為了縮短電壓切換時間，放電晶體管17的導通電阻Ron越小越好。但是，放電晶體管17的導通電阻Ron的下限值，被限制為考慮了放電電流的大小的值。如此，在恒壓電源電路I中，放電電路9的放電時間，被規定為第二電壓Vb的絕對值高于基準電壓Vref的絕對值的時間。因此，在輸出電壓Vout的絕對值降低到希望的低電壓的絕對值的情況下，立即停止放電。因此，例如與同步于恒定的時鐘而動作的情況、或以預先設定的延遲時間而動作的情況相比較，切換時間變短且基于放電電流的耗電的増加被抑制。此外，在放電電路9中，當第二電壓Vb的絕對值變得低于基準電壓Vref的絕對值吋，比較電路18輸出低電平作為放電晶體管17的柵極電壓Vg。因此，放電晶體管17截止，輸出端子3和接地端子4之間的放電晶體管17的阻抗成為高阻抗狀態。因此，在穩定狀態下，放電晶體管17對電壓檢測電路7及控制電路8的動作不會產生影響。另外，在電壓切換信號Vsel恒定的穩定狀態下，當第二電壓Vb的絕對值由于噪聲等而變得高于基準電壓Vref的絕對值吋，比較電路18有可能輸出高電平。因此，如果使比 較電路18的輸入電壓和輸出電壓之間的響應特性具有滯后，則放電晶體管17不會誤導通。此外，在電壓切換信號Vsel恒定的穩定狀態下，也可以以使放電晶體管17不導通的方式遮斷為截止狀態。圖3是例示第二實施方式的恒壓電源電路的構成的電路圖。如圖3所示，在恒壓電源電路Ia中構成為，將圖I所示的恒壓電源電路I的放電電路9置換為放電電路9a。除此之外與恒壓電源電路I相同。另外,在圖3中，對與圖I相同的要素賦予相同符號。在放電電路9a中，對放電電路9增加了截止晶體管19。截止晶體管19由NMOS構成，連接在放電晶體管17的柵極和接地端子4之間。對截止晶體管19的柵極輸入電壓切換信號Vsel。截止晶體管19根據電壓切換信號Vsel而導通或截止。在電壓切換信號Vsel為高電平吋，截止晶體管19導通，將放電晶體管17遮斷為截止狀態而使放電停止。即，截止晶體管19在電壓檢測電路7的比率k相對較大時，使放電停止。因此，在電壓切換信號Vsel為高電平的穩定狀態下，放電晶體管17不會誤導通而進行放電。圖4是圖3所示的恒壓電源電路的主要信號的波形圖，(a)表示電壓切換信號Vsel, (b)表不輸出電壓Vout, (C)表不第一電壓Va, (d)表不放電晶體管的柵極電壓Vg。在圖4中，橫軸取時間t而表示各信號、電壓的波形圖。此外，作為例子而例示的情況為輸出電壓Vout作為高電壓切換為2. 9V、作為低電壓切換為I. 8V而進行輸出。另夕卜，由于各電壓為正極性，因此適當省略“絕對值”這ー用語。此外，與圖2同樣，由于第二電壓Vb與第一電壓Va相等，所以省略圖示。并且，在圖4中，考慮了比較電路18的輸入偏置。即，為如下情況在從比較電路18輸出的柵極電壓Vg變化為高電平和低電平時的、同向輸入端子的第二電壓Vb和反向輸入端子的基準電壓Vref中存在輸入偏置。在電壓切換信號Vsel為高電平時(圖4(a))，輸出電壓Vout為高電壓2.9V(圖4(b))。在穩定狀態下，第一電壓Va與基準電壓Vref相等(圖4(c))。此外，由于第二電壓Vb不高于基準電壓Vref，所以放電晶體管17的柵極電壓Vg為低電平。此外，由于截止晶體管19導通，因此即使輸出電壓Vout或第二電壓Vb由于噪聲等而變動，放電晶體管17的柵極電壓Vg也維持為低電平(圖4(d))。因此，放電晶體管17截止，放電晶體管17對輸出晶體管6及電壓檢測電路7的動作不會產生影響。在時間t = h時，電壓切換信號Vsel從高電平變化為低電平，而輸出電壓Vout被切換(圖4(a))。截止晶體管19成為截止。將電壓檢測電路7的輸出電壓Vout分割為k: I而在接地端子側生成第一電壓Va的比率k，從RlX (R2+R3)バR2XR3)變小為R1/R2。但是，由于平滑電容器10所蓄積的電荷，而輸出電壓Vout不降低(2. 9V)。因此，第一電壓Va瞬間地上升到VoutXR2ARl+R2)(約2.26￥、圖4レ))。第一電壓Va及第ニ電壓Vb變得高于基準電壓Vref。由于第二電壓Vb高于基準電壓Vref，因此比較電路18輸出高電平作為放電晶體管17的柵極電壓Vg (圖4(d))。放電晶體管17導通，將在輸出端子3和接地端子4之間連 接的平滑電容器10所蓄積的電荷向接地端子4進行放電。因此，輸出電壓Vout，按照由放電晶體管17的導通電阻和平滑電容器10的靜電電容決定的時間常數，急劇地降低(圖4(b))。此外，隨著輸出電壓Vout的降低，第一電壓Va急劇地降低為比基準電壓Vref低輸入偏置量的電壓(圖4(c))。在時間t = t2時，輸出電壓Vout成為希望的低電壓I. 8V。但是，由于輸入偏置，比較電路18還是輸出高電平作為柵極電壓Vg(圖4(d))。第二電壓Vb與第一電壓Va相等，在時間t = t3、第二電壓Vb變得比基準電壓Vref低輸入偏置量吋，比較電路18輸出低電平作為柵極電壓Vg (圖4(d))。放電晶體管17成為截止，平滑電容器10所蓄積的電荷向接地端子4的放電被遮斷。此時，由于第一電壓Va比基準電壓Vref低輸入偏置量，因此輸出電壓Vout產生下沖(圖4 (b)中由點劃線P包圍的部分)。之后，輸出電壓Vout成為希望的低電壓I. 8V。之后，控制電路8以使第一電壓Va變得與基準電壓Vref相等的方式進行控制，輸出電壓Vout被穩定化為恒定值(圖4 (b))。如此,在電壓切換信號Vsel變化而輸出電壓Vout降低時,按照由放電晶體管17的導通電阻和平滑電容器10的靜電電容決定的時間常數，輸出電壓Vout急劇地降低。此夕卜，在比率k相對較大、電壓切換信號Vsel為高電平的穩定狀態下，截止晶體管19導通，因此不可能發生放電晶體管的誤導通。在恒壓電源電路Ia中，時間常數由放電電路9的放電晶體管17的導通電阻Ron和平滑電容器10的靜電電容決定。例如，當設放電晶體管17的導通電阻Ron為4kQ時，電壓切換時間縮短為4ms。另外，雖然對比較電路18存在輸入偏置的情況進行了說明，但在放大電路15存在輸入偏置的情況下，也同樣有可能產生下沖。下面，對解決了上述下沖的可能性的實施方式進行說明。圖5是例示第三實施方式的恒壓電源電路的構成的電路圖。如圖5所示，在恒壓電源電路Ib中構成為，將圖3所示的恒壓電源電路Ia的電壓檢測電路7置換為電壓檢測電路7a。除此之外與恒壓電源電路Ia相同。另外，在圖5中，對與圖3相同的要素賦予相同符號。
在電壓檢測電路7a中，電壓檢測電路7的第二電阻12被置換為第二電阻12a、12b。第二電阻12a和第二電阻12b串聯連接。在第一電阻11和第二電阻12a之間的連接點生成第一電壓Va，在第二電阻12a和第二電阻12b之間的連接點生成第二電壓Vb。將第二電阻12a及第ニ電阻12b的電阻值分別設為R2a、R2b。此外，當設為R2 =R2a+R2b時,第一電壓Va與恒壓電源電路I、Ia相同。第二電壓Vb的絕對值比第一電壓Va的絕對值低第二電阻12a兩端的電壓降量。第二電壓Vb的絕對值被設定為，比從第一電壓Va的絕對值減去了放大電路15及比較電路18的輸入偏置量之后的值還低的值。圖6是圖5所示的恒壓電源電路的主要信號的波形圖，(a)表示電壓切換信號Vsel, (b)表不輸出電壓Vout, (C)表不第一電壓Va, (d)表不放電晶體管的柵極電壓Vg。
在圖6中，橫軸取時間t而表示各信號、電壓的波形圖。此外，作為例子而例示的情況為輸出電壓Vout作為高電壓切換為2. 9V、作為低電壓切換為I. 8V而進行輸出。另夕卜，雖然省略了圖示，但是第二電壓Vb的絕對值比第一電壓Va的絕對值低第二電阻12a的電壓降量。此外，由于各電壓為正極性，因此適當省略“絕對值”這ー用語。在電壓切換信號Vsel為高電平時(圖6(a))，輸出電壓Vout為作為高電壓的
2.9V (圖6(b))。在穩定狀態下,如果忽略放大電路15的輸入偏置,貝U第一電壓Va等于基準電壓Vref (圖6(c))。此外，即使考慮比較電路18的輸入偏置，第二電壓Vb也不會高于基準電壓Vref，因此放電晶體管17的柵極電壓Vg為低電平。此外，由于截止晶體管19導通，因此即使輸出電壓Vout或第二電壓Vb由于噪聲等而變動，放電晶體管17的柵極電壓Vg也維持為低電平(圖6(d))。因此，放電晶體管17截止，放電晶體管17對輸出晶體管6及電壓檢測電路7的動作不會產生影響。在時間t = h時，電壓切換信號Vsel從高電平變化為低電平，而輸出電壓Vout被切換(圖6(a))。截止晶體管19成為截止。將電壓檢測電路7a的輸出電壓Vout分割為k: I而在接地端子側生成第一電壓Va的比率k，從RlX (R2+R3V(R2XR3)變小為R1/R2。但是，由于平滑電容器10所蓄積的電荷，而輸出電壓Vout不降低(2. 9V)。因此，第一電壓Va瞬間地上升到VoutXR2ARl+R2)(約2.26￥、圖6レ))。另外，R2 = R2a+R2b。第一電壓Va及第ニ電壓Vb變得高于基準電壓 Vref。由于第二電壓Vb高于基準電壓Vref，因此比較電路18輸出高電平作為放電晶體管17的柵極電壓Vg (圖6(d))。放電晶體管17導通，將在輸出端子3和接地端子4之間連接的平滑電容器10所蓄積的電荷向接地端子4進行放電。因此，輸出電壓Vout，按照由放電晶體管17的導通電阻和平滑電容器10的靜電電容決定的時間常數，急劇地降低(圖6(b))。此外，隨著輸出電壓Vout的降低，第一電壓Va急劇地降低為基準電壓Vref (圖6(c))。在時間t = t3、第二電壓Vb變得比基準電壓Vref低輸入偏置量時，比較電路18輸出低電平作為柵極電壓Vg(圖6(d))。放電晶體管17成為截止，平滑電容器10所蓄積的電荷向接地端子4的放電被遮斷。此時，第一電壓Va比第二電壓Vb高第二電阻12a的電壓降量，而輸出電壓Vout還未成為希望的低電壓1.8V(圖6(b)中由點劃線P包圍的部分)。因此，不會產生下沖。之后，輸出電壓Vout成為希望的低電壓I. 8V。之后，控制電路8以使第一電壓Va變得與基準電壓Vref相等的方式進行控制，輸出電壓Vout被穩定化為恒定值(圖6 (b))。此外，在輸出電壓Vout成為希望的低電壓I. 8V時，第二電壓Vb充分低于基準電壓Vref，因此比較電路18不會由于噪聲等而輸出高電平作為柵極電壓Vg。放電晶體管17不會誤導通。如此,在電壓切換信號Vse I變化而輸出電壓Vout的絕對值降低時,按照由放電晶體管17的導通電阻和平滑電容器10的靜電電容決定的時間常數，輸出電壓Vout的絕對值急劇地降低。此外，在比率k相對較大、電壓切換信號Vsel為高電平的穩定狀態下，截止晶體管19導通，因此放電晶體管17不可能誤導通。并且，在比率k相對較小、電壓切換信號Vsel為低電平的穩定狀態下，比較電路18的第二電壓Vb的絕對值充分低于基準電壓Vref的絕對值，因此放電晶體管17不可能誤導通。此外，也不可能發生輸出電壓Vout的絕對值 比希望的低電壓還減低的下沖。另外，將電源電壓Vdd為正極性的情況作為例子，對恒壓電源電路l、la、lb的構成進行了說明，但是也同樣能夠構成生成將負的電源電壓Vdd的絕對值進行了降壓的輸出電壓Vout的恒壓電源電路。對本發明的幾個實施方式進行了說明，但是這些實施方式只是作為例子來提示的，并不試圖限定發明的范圍。能夠用其他各種方式來實施這些新的實施方式，在不脫離發明的主g的范圍內，能夠進行各種省略、置換和變更。這些實施方式以及其變形包含在發明的范圍內以及主g中，并且包含在專利請求范圍所記載的發明及其均等的范圍內。
權利要求
1.ー種恒壓電源電路，其特征在于，具備 輸出晶體管，連接在電源端子和輸出端子之間； 電壓檢測電路，連接在上述輸出端子和接地端子之間，按照根據輸入的電壓切換信號而變化的比率k，將上述輸出端子和上述接地端子之間的電壓分割為k:l，而在接地端子側生成第一電壓和第二電壓，該第二電壓與上述第一電壓為相同極性、絕對值為上述第一電壓的絕對值以下，k≥O ; 控制電路，對上述第一電壓與基準電壓之間的誤差進行檢測，以使上述誤差的絕對值減少的方式控制上述輸出晶體管，該基準電壓為在上述輸出端子生成的電壓的基準；以及放電電路，連接在上述輸出端子和上述接地端子之間，在上述第二電壓的絕對值高于上述基準電壓的絕對值時，從上述輸出端子向上述接地端子對電荷進行放電。
2.根據權利要求I所述的恒壓電源電路，其特征在干， 上述比率至少根據上述電壓切換信號而變化為相對大的比率和相對小的比率， 上述放電電路，在根據上述電壓切換信號而變化的上述比率相對大時，使上述放電電路的放電停止。
3.根據權利要求I所述的恒壓電源電路，其特征在干， 上述第二電壓的絕對值低于上述第一電壓的絕對值。
4.根據權利要求I所述的恒壓電源電路，其特征在干， 上述控制電路具有放大電路，該放大電路對上述基準電壓和上述第一電壓之間的誤差進行放大， 上述第二電壓的絕對值，低于從上述第一電壓的絕對值減去了上述放大電路的輸入偏置量的值。
5.根據權利要求I所述的恒壓電源電路，其特征在干， 上述放電電路具有比較電路，該比較電路對上述基準電壓和上述第一電壓進行比較， 上述第二電壓的絕對值，低于從上述第一電壓的絕對值減去了上述比較電路的輸入偏置量的值。
6.根據權利要求I所述的恒壓電源電路，其特征在干， 上述第二電壓是對上述第一電壓進行了分割的電壓。
7.根據權利要求I所述的恒壓電源電路，其特征在干， 上述放電電路具有放電晶體管，該放電晶體管連接在上述輸出端子和上述接地端子之間，在上述第二電壓的絕對值低于上述基準電壓的絕對值時截止，在上述第一電壓的絕對值高于上述基準電壓的絕對值時導通。
8.根據權利要求7所述的恒壓電源電路，其特征在干， 上述放電電路還具有截止晶體管，該截止晶體管連接在上述放電晶體管的控制端子和接地端子之間，根據上述電壓切換信號而導通或截止。
9.根據權利要求I所述的恒壓電源電路，其特征在干， 上述電壓檢測電路具有第一開關元件，該第一開關元件根據上述電壓切換信號而導通或截止。
10.根據權利要求I所述的恒壓電源電路，其特征在干， 上述電壓檢測電路具有第一電阻及第ニ電阻，串聯連接在上述輸出端子和上述接地端子之間；以及第三電阻，經由根據上述電壓切換信號而切換為導通或截止的第一開關元件，與上述第一電阻或上述第二電阻并聯連接。
11.根據權利要求I所述的恒壓電源電路，其特征在干， 還具備平滑電容器，該平滑電容器連接在上述輸出端子和接地之間。
12.根據權利要求11所述的恒壓電源電路，其特征在干， 上述比率至少根據上述電壓切換信號而變化為相對大的比率和相對小的比率， 上述放電電路，在根據上述電壓切換信號而變化的上述比率相對大時，使上述放電電路的放電停止。
13.根據權利要求11所述的恒壓電源電路，其特征在干， 上述第二電壓的絕對值低于上述第一電壓的絕對值。
14.根據權利要求11所述的恒壓電源電路，其特征在干， 上述控制電路具有放大電路，該放大電路對上述基準電壓和上述第一電壓之間的誤差進行放大， 上述第二電壓的絕對值，低于從上述第一電壓的絕對值減去了上述放大電路的輸入偏置量的值。
15.根據權利要求11所述的恒壓電源電路，其特征在干， 上述放電電路具有比較電路，該比較電路對上述基準電壓和上述第一電壓進行比較， 上述第二電壓的絕對值，低于從上述第一電壓的絕對值減去了上述比較電路的輸入偏置量的值。
16.根據權利要求11所述的恒壓電源電路，其特征在干， 上述第二電壓是對上述第一電壓進行了分割的電壓。
17.根據權利要求11所述的恒壓電源電路，其特征在干， 上述放電電路具有放電晶體管，該放電晶體管連接在上述輸出端子和上述接地端子之間，在上述第二電壓的絕對值低于上述基準電壓的絕對值時截止，在上述第一電壓的絕對值高于上述基準電壓的絕對值時導通。
18.根據權利要求17所述的恒壓電源電路，其特征在干， 上述放電電路還具有截止晶體管，該截止晶體管連接在上述放電晶體管的控制端子和接地端子之間，根據上述電壓切換信號而導通或截止。
19.根據權利要求11所述的恒壓電源電路，其特征在干， 上述電壓檢測電路具有第一開關元件，該第一開關元件根據上述電壓切換信號而導通或截止。
20.根據權利要求11所述的恒壓電源電路，其特征在干， 上述電壓檢測電路具有 第一電阻及第ニ電阻，串聯連接在上述輸出端子和上述接地端子之間；以及第三電阻，經由根據上述電壓切換信號而切換為導通或截止的第一開關元件，與上述第一電阻或上述第二電阻并聯連接。
全文摘要
一種恒壓電源電路，具備輸出晶體管、電壓檢測電路、控制電路以及放電電路。輸出晶體管連接在電源端子和輸出端子之間。電壓檢測電路連接在輸出端子和接地端子之間，以根據所輸入的電壓切換信號而變化的比率k(k≥0)，將輸出端子和接地端子之間的電壓分割為k:1，而在接地端子側生成第一電壓和第二電壓，該第二電壓與第一電壓為相同極性、絕對值為第一電壓的絕對值以下。控制電路對上述第一電壓與基準電壓之間的誤差進行檢測，以使誤差的絕對值減少的方式控制輸出晶體管，該基準電壓為在輸出端子生成的電壓的基準。放電電路連接在輸出端子和接地端子之間，在第二電壓的絕對值高于基準電壓的絕對值時，從輸出端子向接地端子對電荷進行放電。
文檔編號G05F1/56GK102681579SQ20111025231
公開日2012年9月19日 申請日期2011年8月30日 優先權日2011年3月10日
發明者佐倉成之, 生井敦, 葛西圭 申請人:株式會社東芝