專利名稱：穩壓電路的制作方法
技術領域：
本發明涉及半導體技術領域，尤其涉及一種用于CMOS的穩壓電路。
背景技術：
互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor, CMOS)具有功耗低、抗干擾能力強等的優點，其廣泛地應用于大規模集成電路芯片制造。參考圖1示出了應用于CMOS的穩壓電路，所述穩壓電路包括運算放大器12、連接于運算放大器12輸出端0P。ut的PMOS管10，具體地，所述PMOS管的柵極連接于運算放大器12的輸出端0P。ut，所述PMOS管的源極連接于電源13，所述PMOS管的漏極連接于電阻 11，所述電阻11連接于運算放大器12的輸入端。參考圖2，示出了圖1所示穩壓電路的電壓示意圖，圖中點線表示圖1中PMOS管源極的電壓，實線表示圖1中運算放大器12輸出端0P。ut的電壓，具體地，電源電壓向PMOS 管10提供的電壓為5V，因此，所述PMOS管10的源極電壓很快升至5V，最快會達到5V/ μ s， 與此同時，由于運算放大器輸出信號建立時間比較慢，因此在電源向運算放大器12供電初期，運算放大器12輸出端0P。ut的電壓較低，由于運算放大器12輸出端0P。ut連接于PMOS 管10的柵極，相應地，PMOS管10的柵極在供電初期的電壓也較低，這使PMOS管10的柵極和源極間有較大的電壓，以圖中同一時間點的A、B點為例，A點的電壓為5V，而B點的電壓為0. 537V，AB點之間的電壓為4. 463V，也就是說PMOS管10的柵極和源極之間的電壓為 4. 463V，但是本實施中，PMOS管10的額定工作電壓為3. 3V，柵、源極之間的電壓大于額定工作電壓會使PMOS管10的可靠性下降。
發明內容
本發明解決的問題是提供一種可靠性較高的穩壓電路。為解決上述問題，本發明提供一種穩壓電路，依次包括電源，源極與所述電源相連的第一 PMOS管，連接于第一 PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一 PMOS管柵極的運算放大器，還包括連接于所述第一 PMOS管源極和柵極的負載，在電源供電初期，所述負載上的電壓大于或等于第一 PMOS管的閾值電壓，并且小于或等于第一 PMOS管的額定工作電壓。所述負載為一個或者多個串聯的MOS管或二極管。所述負載包括多個串聯的負載PMOS管，各負載PMOS管的柵極和漏極之間相連，多個負載PMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負載PMOS管的源極，與所述第一 PMOS管漏極相連的為第末個負載PMOS管的漏極。所述負載包括多個串聯的負載NMOS管，各負載NMOS管的柵極和漏極之間相連，多個負載NMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負載NMOS管的漏極，與所述第一 PMOS管漏極相連的第末個負載NMOS管的源極。所述電源的電壓與運算放大器輸出端高電平的差小于所述多個MOS管或二極管的閾值電壓之和。所述電源電壓與運算放大器輸出端高電平的差大于或等于所述第一 PMOS管的閾值電壓。所述電源電壓為5V，第一 PMOS管的額定工作電壓為3. 3V，閾值電壓為0. 6 0. 8V。所述負載為3個串聯的負載PMOS管，各負載PMOS管的閾值電壓為0. 0. 8V。所述負載為4個串聯的負載PMOS管，各負載PMOS管的閾值電壓為0. 6 0. 8V。各負載PMOS管的閾值電壓相等。與現有技術相比，本發明具有以下優點連接于第一 PMOS管源極和漏極之間的負載，可以鉗制運算放大器輸出端的電壓，避免了第一 PMOS管的柵極和源極之間電壓較大的問題，提高了穩壓電路的可靠性。
圖1是現有技術穩壓電路一實施例的示意圖；圖2是圖1所示穩壓電路的電壓示意圖；圖3是本發明穩壓電路一實施例的示意圖；圖4是圖3所示穩壓電路的電壓示意圖。
具體實施例方式為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，因此本發明不受下面公開的具體實施例的限制。為了解決背景技術所描述的問題，本發明提供一種穩壓電路，所述穩壓電路依次包括電源，源極與所述電源相連的第一 PMOS管，連接于第一 PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一 PMOS管柵極的運算放大器，還包括連接于所述第一 PMOS管源極和柵極的負載，在電源供電初期，所述負載上的電壓大于或等于第一 PMOS管的第一閾值電壓，并且小于或等于第一 PMOS管的額定工作電壓。本發明中設置有連接于第一 PMOS管源極和柵極的負載，所述負載在電源供電初期可以對運算放大器輸出端的電壓進行鉗制，避免運算放大器輸出端的電壓在電源供電時處于較低的狀態，從而避免了第一 PMOS管的柵極和源極之間電壓較大的問題，提高了穩壓電路的可靠性。下面結合具體實施例，進一步描述本發明的技術方案，參考圖3，示出了本發明穩壓電路一實施例的示意圖。本實施例以提供3. 3V輸出電壓的穩壓電路為例，但是本發明并不限制于此。所述穩壓電路包括電源100、第一 PMOS管101、反饋電阻104、運算放大器102、負載103、電阻105，其中，電源100，用于向所述第一 PMOS管101提供工作電壓。本實施例中，電源100可提供5V的工作電壓，電源100向所述第一 PMOS管101供電時，所述PMOS管10的源極電壓很快升至5V，最快會達到5V/ys。第一 PMOS管101用于提供穩壓電路的輸出端，還用于控制穩壓電路的輸出電壓， 使其維持穩定。
具體地，所述第一 PMOS管101的源極連接于所述電源100，柵極連接于所述運算放大器102的輸出端，漏極依次連接有反饋電阻104、電阻105，之后接地。其中，所述第一 PMOS管101漏極為穩壓電路的電壓輸出端。本實施例中，所述第一 PMOS管101的閾值電壓位于0.6V 0.8V的范圍內，所述第一 PMOS管101的額定工作電壓VDD為3. 3V。運算放大器102用于監控穩壓電路輸出電壓，基于輸出電壓控制通過第一 PMOS管 101的電流，進而使穩壓電路輸出電壓穩定。具體地，所述運算放大器102包括正相輸入端、負相輸入端、輸出端，所述負相輸入端加載有參考電壓Vref，所述正向輸入端連接于反饋電阻104未連接第一 PMOS管101的一端，也就是說，反饋電阻104連接于所述運算放大器102正相輸入端和第一 PMOS管101 漏極之間，所述輸出端連接于所述第一 PMOS管101的柵極。由于運算放大器102的輸出電壓與第一 PMOS管101的柵極相連，為了保證第一 PMOS管101源極和漏極之間導通，產生輸出電壓Vout，運算放大器102的高電平需滿足以下關系電源電壓與運算放大器輸出端高電平的差大于或等于所述第一 PMOS管的閾值電壓。本實施例中，所述運算放大器102輸出端所輸出的高電平位于4. 2V 4. 4V的范圍內。負載103，分別連接于所述第一PMOS管101源極和柵極，用于鉗制第一 PMOS管101 柵極的電壓。為了提高第一 PMOS管101的可靠性，第一 PMOS管101源極和柵極之間的電壓需小于或等于第一 PMOS管101的額定工作電壓，由于負載103連接于所述第一 PMOS管源極和柵極，因此，較佳地，電源101供電初期，所述負載103上的電壓需小于或等于第一 PMOS 管101的額定工作電壓。同時，為了使第一 PMOS管101源極和漏極之間導通，產生輸出電壓Vout，第一 PMOS管101源極和柵極之間的電壓需大于或等于第一 PMOS管101的閾值電壓，較佳地，電源供電初期，負載103上的電壓需大于或等于第一 PMOS管101的閾值電壓。本實施例中，所述負載103為3個串聯的負載PMOS管，所述負載PMOS管的柵極和漏極相連，3個負載PMOS管依次源極和漏極相連，第一個負載PMOS管的源極與所述第一 PMOS管101的源極相連，第三個負載的漏極與所述第一 PMOS管101的漏極相連。本實施例中，所述負載PMOS管的閾值電壓相同，并且與第一 PMOS管101的閾值電壓相同，均在0. 6V 0. 8V的范圍內。但是本發明并不限制于此。為了更好地理解本發明，下面結合電壓變化圖對本發明穩壓電路的工作原理做進一步說明。結合參考圖4，示出了圖3所示穩壓電路的電壓示意圖，圖4中折線201表示的是電源100的電壓，第一曲線202表示的運算放大器的輸出端的電壓，第二曲線203表示的是穩壓電路輸出端的輸出電壓Vout。如圖4所示，電源100供電初期，電源100上的電壓快速地從OV升至5V，此時，第一 PMOS管101的源極電壓上升至5V、負載103與第一 PMOS管源極相連的一端電壓上升至 5V,由于負載103中3個負載PMOS管的閾值電壓均在0. 6V 0. 8V的范圍內，所述3個負載PMOS管均導通，因此，所述負載103與第一 PMOS管101柵極相連一端的電壓為電源100 電壓減去負載103電壓(3個負載PMOS管的閾值電壓之和)。本實施例中，所述第一 PMOS 管101柵極的電壓為3. 2V左右，第一 PMOS管101的源極和柵極之間的電壓為1. 8V，小于額定工作電壓3. 3V，不會造成第一 PMOS管101可靠性下降的問題。
第一 PMOS管101的源極和柵極之間的電壓為1. 8V，還大于第一 PMOS管101的閾值電壓0. 6 0. 8V，因此第一 PMOS管101的源極和漏極之間導通，形成導電溝道，電流依次經過第一 PMOS管101的源極、漏極、反饋電阻104和電阻105導入地端，使連接于第一 PMOS 管漏極的穩壓電路輸出端輸出電壓Vout，由第二曲線203可知，輸出電壓Vout逐漸增大。由于運算放大器102正相輸入端的電壓為穩壓電路的輸出電壓Vout與反饋電阻 104電壓的差值，也就是說正相輸入端電壓與輸出電壓Vout成正比，隨著Vout的逐漸增力口，相應地，正相輸入端電壓增大，如第一曲線202所示，當正相輸入端電壓大于參考電壓 Vref時，運算放大器102輸出電壓逐漸增大，這使第一 PMOS管101源極和柵極之間的電壓減小，這會使源極和漏極之間的溝道寬度減小，這會減小源極和漏極之間通過的電流，從而使Vout增大程度減小，直到運算放大器輸出電壓升至高電平，此時Vout穩定輸出，從電源供電初期進入穩壓電路工作過程。在穩壓電路工作過程中，當輸出電壓Vout較小時，運算放大器102的正向輸入電壓減小，當小于參考電壓Vref時，運算放大器102輸出電壓下降，使第一 PMOS管101源極和柵極之間的電壓增大，從而減小了第一 PMOS管101源極和柵極之間的電阻，從而使第一 PMOS管101源極和漏極之間的壓降減小，從而增大了輸出電壓。由此可見，在運算放大器102和第一 PMOS管101的配合下，穩壓電路可以輸出穩定的輸出電壓Vout。穩壓電路轉入正常工作階段時，運算放大器102輸出電壓位于4. 2V 4. 4V的范圍內，因此負載103上的電壓在0. 6V 0. 8V的范圍內，這使每個負載PMOS管上的分壓小于其閾值電壓，因此負載PMOS管處于關斷狀態，從而不會影響穩壓電路的輸出電壓Vout。 因此，為了使穩壓電路正常工作過程中不受負載103的影響，較佳地，所述電源100的電壓與所運算放大器102輸出端高電平的差小于所述負載PMOS管的閾值電壓之和，從而使負載 PMOS管處于關斷狀態。需要說明的是，在上述實施例中，所述穩壓電路包括3個負載PMOS管，但是本發明并不限制于此，還可以是4個負載PMOS管。需要說明的是，在上述實施例中，為了便于電路設計和制造，所述穩壓電路中3個負載PMOS管的閾值電壓均相同，但是本發明并不限制于此，所述3個負載PMOS管的閾值電壓還可以不相同，并且所述負載PMOS管的閾值電壓還可以與第一 PMOS管閾值電壓不相同。還需要說明的是，為了便于實現，在本實施例中，所述負載為多個串聯的負載PMOS 管，但是本發明并不限制于此，還可以是多個串聯的負載NMOS管，所述負載NMOS管的柵極和漏極之間相連，多個負載NMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負載NMOS管的漏極，與所述第一 PMOS管漏極相連的為第末個NMOS管的源極。 此外所述負載還可以是多個串聯的二極管等其他類型的負載，對于負載為多個串聯的二極管的情況，所述多個二極管依次正負極首尾相連。此外，所述負載也可以為單個MOS管或二極管，本領域技術人員可以根據上述實施例進行相應地修改、替換和變形。綜上，本發明提供一種穩壓電路，通過連接于第一 PMOS管源極和漏極之間的負載，在電源供電初期鉗制運算放大器輸出端的電壓，提高了穩壓電路的可靠性。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
權利要求
1.一種穩壓電路，其特征在于，依次包括電源，源極與所述電源相連的第一 PMOS管，連接于第一 PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一 PMOS 管柵極的運算放大器，還包括連接于所述第一 PMOS管源極和柵極的負載，在電源供電初期，所述負載上的電壓大于或等于第一 PMOS管的閾值電壓，并且小于或等于第一 PMOS管的額定工作電壓。
2.如權利要求1所述的穩壓電路，其特征在于，所述負載為一個或者多個串聯的MOS管或二極管。
3.如權利要求2所述的穩壓電路，其特征在于，所述負載包括多個串聯的負載PMOS管， 各負載PMOS管的柵極和漏極之間相連，多個負載PMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負載PMOS管的源極， 與所述第一 PMOS管漏極相連的為第末個負載PMOS管的漏極。
4.如權利要求2所述的穩壓電路，其特征在于，所述負載包括多個串聯的負載NMOS管， 各負載NMOS管的柵極和漏極之間相連，多個負載NMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負載NMOS管的漏極，與所述第一 PMOS管漏極相連的第末個負載NMOS管的源極。
5.如權利要求2所述的穩壓電路，其特征在于，所述電源的電壓與運算放大器輸出端高電平的差小于所述多個MOS管或二極管的閾值電壓之和。
6.如權利要求2所述的穩壓電路，其特征在于，所述電源電壓與運算放大器輸出端高電平的差大于或等于所述第一 PMOS管的閾值電壓。
7.如權利要求3所述的穩壓電路，其特征在于，所述電源電壓為5V，第一PMOS管的額定工作電壓為3. 3V，閾值電壓為0. 6 0. 8V。
8.如權利要求7所述的穩壓電路，其特征在于，所述負載為3個串聯的負載PMOS管，各負載PMOS管的閾值電壓為0. 6 0. 8V。
9.如權利要求7所述的穩壓電路，其特征在于，所述負載為4個串聯的負載PMOS管，各負載PMOS管的閾值電壓為0. 6 0. 8V。
10.如權利要求8或9所述的穩壓電路，其特征在于，各負載PMOS管的閾值電壓相等。
全文摘要
一種穩壓電路，依次包括電源，源極與所述電源相連的第一PMOS管，連接于第一PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一PMOS管柵極的運算放大器，還包括連接于所述第一PMOS管源極和柵極的負載，在電源供電初期，所述負載上的電壓大于或等于第一PMOS管的閾值電壓，并且小于或等于第一PMOS管的額定工作電壓。本發明穩壓電路可靠性較高。
文檔編號G05F1/56GK102298408SQ201110103118
公開日2011年12月28日 申請日期2011年4月22日 優先權日2011年4月22日
發明者段新東 申請人:上海宏力半導體制造有限公司