專利名稱：Cmos帶隙基準電壓產生電路的制作方法
技術領域：
本發明屬于微電子學和固體電子學技術領域，涉及集成電路的電壓基準源電路， 尤其涉及一種CMOS帶隙基準電壓產生電路。
背景技術：
基準電壓源是模擬電路設計廣泛采用的一個關鍵模塊.可提供高精度和高穩定 度基準量電源。該基準電壓源與電源、工藝參數和溫度相關性很小，但產生的基準電壓精 度、溫度穩定性和抗噪聲干擾能力直接影響整個電路系統的精度和性能。因此，設計高性能 基準電壓源具有主要意義。1971年Robert Widla提出帶隙基準電壓源以來，相對其他類型的基準電壓源而 言，帶隙基準電壓源以其低溫度系數、低電源電壓，可與規則CMOS工藝相兼容的特性，廣泛 運用于集成電路翻。現以帶隙基準電壓源的產生原理為基礎，提出了一種具有良好自啟動 和低功耗特征的CMOS帶隙基準電壓源。該帶隙基準電壓源用于BLVDS總線收發器電路，主 要為BLVDS總線驅動器、接收器提供所需的1. 2V偏置電壓。請參考圖1，圖1為現有的帶隙基準電壓產生電路，從圖上可以看出，帶隙基準電 壓產生電路包括若干個電阻R0、Rla、Rib、R2a、R2b，R3，場效應管Ml、M2、M3，，三極管Q1、 Q2，和一個運算放大器組成，用于產生一個與溫度和電源無關的基準電壓輸出；其中，場效 應管Ml、M2和M3組成電流鏡；Ml的源極、M2的源極和M3的源極相連，Ml的柵極、M2的柵 極和M3的柵極相連，電阻Rla和Rlb串聯，兩端分別和場效應管Ml的漏極、三極管Ql的集 電極相連；電阻R2a和R2b串聯，兩端分別和場效應管M2的漏極、三極管Q2的集電極相連； 電阻R 0兩端分別和場效應管M2的漏極、三極管Q2的發射極相連；電阻R3 —端連接場效 應管M3的漏極，另一端接地；運算放大器的正極輸入端連接于電阻Rla和電阻Rlb之間，運 算放大器的負極輸入端連接于電阻R2a和電阻R2b之間，運算放大器的輸出端連接場效應 管M1、M2、M3的柵極；三極管Q1、Q2的基極、集電極均接地。所述帶隙基準電壓產生電路的工作原理為通過運算放大器的反饋控制使場效應 管Ml漏極電壓和場效應管M2漏極電壓相等，由于場效應管Ml、M2和M3的柵極、源極電壓 是一樣的，且三個場效應管都工作在飽和區，所以三個場效應管的漏極電流基本相等，從而 該基準源電路的輸出為 其中Rla = Rlb = R2a = R2b，R2 = Rla+Rlb, R2 = R2a+R2b,N 為晶體管 Q2 和 Ql 數量的比 值，Vt是指熱電壓，T是開爾文絕對溫度，Vbe為三極管的基射極導通電壓。傳統的結構使我 們能夠達到一個最低溫度變化，提供約1.2V基準電壓。事實上，一個晶體管電壓不隨溫度 呈線性變化，傳統的結構只消除了一階溫度調制效應，從而導致誤差過大，很難滿足要求。
發明內容
本發明要解決的技術問題是提供一種基準電壓產生電路，解決基準電壓產生電路 中晶體管電壓不隨溫度呈線性變化而現有技術只除了階溫度調制效應的問題。為了實現上述目的，本發明提出一種CMOS帶隙基準電壓產生電路，用于基準電壓 的輸出，包括第一 CMOS、第二 CMOS和第三CMOS，所述第一 CMOS的源極、所述第二 CMOS的 源極和所述第三CMOS的源極相連，所述第一 CMOS的基極、所述第二 CMOS的基極和所述第 三CMOS的基極相連；第一三極管和第二三極管，所述第一三極管的集電極、基極和所述第 二三極管的集電極、基極均接地，所述第一三極管的發射極和所述第一 CMOS的漏極相連， 所述第二三極管的發射極和所述第二 CMOS的漏極相連；放大器，所述放大器的輸出端和 所述第一 CMOS的基極、所述第二 CMOS的基極和所述第三CMOS的基極均相連，所述放大器 的正極輸入端連接第一電阻后接地，所述放大器的負極輸入端連接第二電阻后接地；第四 CMOS，所述第四CMOS的基極和所述放大器的輸出端相連，所述第四CMOS的源極和所述第一 CMOS的源極、所述第二 CMOS的源極、所述第三CMOS的源極相連；第三三極管，所述第三三 極管的基極和集電極接地，所述第三三極管的發射極和所述第四CMOS的漏極相連。可選的，所述基準電壓產生電路還包括第三電阻和第四電阻，所述第三電阻的一 端和所述第一 CMOS的漏極相連，另一端和所述第二電阻相連，所述第四電阻的一端和所述 第二 CMOS的漏極相連，另一端和所述第二三極管的發射極相連。可選的，所述基準電壓產生電路還包括第五電阻，所述第五電阻的一端和所述第 二 CMOS的漏極相連，另一端和所述第一電阻相連。可選的，所述基準電壓產生電路還包括串聯的第六電阻和第七電阻，所述第六電 阻的一端和所述第四CMOS的漏極相連，所述第七電阻的一端接地。可選的，所述基準電壓產生電路還包括第八電阻，所述第八電阻的一端和所述放 大器的正極輸入端相連，另一端連接于所述第六電阻和所述第七電阻之間。可選的，所述基準電壓產生電路還包括第九電阻，所述第九電阻的一端和所述放 大器的負極輸入端相連，另一端連接于所述第六電阻和所述第七電阻之間。可選的，所述基準電壓產生電路還包括第十電阻，所述第十電阻的一端和所述第 三CMOS的漏極相連，另一端接地。本發明一種CMOS帶隙基準電壓產生電路的有益效果主要表現在本發明提供的基準電壓產生電路通過增加一個支路和電阻，有效的消除了原電路中第一三極管Ql和第 二三極管Q2的二階溫度調制效應，提高了基準電壓產生電路的穩定性。
圖1為現有技術中基準電壓產生電路的結構示意圖。圖2為本發明CMOS帶隙基準電壓產生電路的結構示意圖。圖3為現有技術中基準電壓產生電路輸出電壓和溫度曲線圖。圖4為本發明CMOS帶隙基準電壓產生電路輸出電壓和溫度曲線圖。
具體實施例方式
下面結合附圖，對本發明做進一步的闡述。
首先，請參考圖2，圖2為本發明CMOS帶隙基準電壓產生電路的結構示意圖，從圖 上可以看出，本發明包括第一 CMOS Ml、第二 CMOS M2和第三CMOS M3，所述第一 CMOS Ml 的源極、所述第二 CMOS M2的源極和所述第三CMOS M3的源極相連，所述第一 CMOS Ml的基 極、所述第二 CMOS M2的基極和所述第三CMOS M3的基極相連；第一三極管Ql和第二三極 管Q2，所述第一三極管Ql的集電極、基極和所述第二三極管Q2的集電極、基極均接地，所述 第一三極管Ql的發射極和所述第一 CMOS Ml的漏極相連，所述第二三極管Q2的發射極和 所述第二 CM0SM2的漏極相連；放大器S，所述放大器S的輸出端和所述第一 CMOS Ml的基 極、所述第二 CMOS M2的基極和所述第三CMOS M3的基極均相連，所述放大器S的正極輸入 端連接第一電阻R2b后接地，所述放大器S的負極輸入端連接第二電阻Rlb后接地。圖中虛線部分21，是本發明區別于現有技術所在，即增加了一個CMOS、三極管及 若干電阻，其目的是消除原電路中第一三極管Ql和第二三極管Q2的二階溫度調制效應，從 圖上可以看到，虛線部分21中的器件包括第四CMOS M12，所述第四CMOS M12的基極和所 述放大器的輸出端相連，所述第四CMOS M12的源極和所述第一 CMOS Ml的源極、所述第二 CMOS M2的源極、所述第三CMOS M3的源極相連；第三三極管Q3，所述第三三極管Q3的基極 和集電極接地，所述第三三極管Q3的發射極和所述第四CMOS M12的漏極相連。從圖中可以看出，CMOS帶隙基準電壓產生電路還包括若干電阻第三電阻Rla和第四電阻R0，所述第三電阻Rla的一端和所述第一 CMOS Ml的漏 極相連，另一端和所述第二電阻Rlb相連，所述第四電阻RO的一端和所述第二 CMOS M2的 漏極相連，另一端和所述第二三極管Q2的發射極相連。第五電阻R2a，所述第五電阻R2a的一端和所述第二 CMOS M2的漏極相連，另一端 和所述第一電阻R2b相連。串聯的第六電阻R4a和第七電阻R4b，所述第六電阻R4a的一端和所述第四CMOS M12的漏極相連，所述第七電阻R4b的一端接地。第八電阻R5，所述第八電阻R5的一端和所述放大器S的正極輸入端相連，另一端 連接于所述第六電阻R4a和所述第七電阻R4b之間。第九電阻R6，所述第九電阻R6的一端和所述放大器S的負極輸入端相連，另一端 連接于所述第六電阻R4a和所述第七電阻R4b之間。第十電阻R3，所述第十電阻R3的一端和所述第三CMOS M3的漏極相連，另一端接 地。帶隙基準電壓產生電路的輸出為 其中 n是工藝參數，VT是熱電壓，T是開爾文絕對溫度(273+°C )，TO是指定溫度下開 爾文值，Vk是在0° K溫度下的硅的帶隙電壓，N是晶體管Q2和Ql數量的比值。晶體管的 電壓不隨著溫度線形改變，Vbe (T)是基極和發射極之間的電壓與溫度之間的關系，對于標準 CMOS工藝，n = 4 ；當晶體管中的電流是PTAT(proportinal to absolute temperature，與 絕對溫度成正比)時，則α = 1，當晶體管中的電流與溫度無關時，α =0。接著，請參考圖3和圖4，圖3為現有技術中基準電壓產生電路輸出電壓和溫度曲 線圖，圖4為本發明CMOS帶隙基準電壓產生電路輸出電壓和溫度曲線圖。圖3和圖4的縱 坐標均為輸出電壓，單位為V，橫坐標均為溫度，單位為攝氏度，圖3中在溫度區間-50°C至 110°C之間的電壓值最高點C點和最低點D點之差為0. 397mV，最低點B點大概出現在87°C 處，而圖4中在溫度區間-50攝氏度至110°C之間的電壓值最高點A點和最低點B點之差為 0. 235mV，最低點B點大概出現在65°C處。Delta(Vref)(輸出電壓差值)明顯減小，波動減 小，穩定性增強。雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明。本發明所屬技 術領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾。因 此，本發明的保護范圍當視權利要求書所界定者為準。
權利要求
一種CMOS帶隙基準電壓產生電路，用于基準電壓的輸出，包括第一CMOS、第二CMOS和第三CMOS，所述第一CMOS的源極、所述第二CMOS的源極和所述第三CMOS的源極相連，所述第一CMOS的基極、所述第二CMOS的基極和所述第三CMOS的基極相連；第一三極管和第二三極管，所述第一三極管的集電極、基極和所述第二三極管的集電極、基極均接地，所述第一三極管的發射極和所述第一CMOS的漏極相連，所述第二三極管的發射極和所述第二CMOS的漏極相連；放大器，所述放大器的輸出端和所述第一CMOS的基極、所述第二CMOS的基極和所述第三CMOS的基極均相連，所述放大器的正極輸入端連接第一電阻后接地，所述放大器的負極輸入端連接第二電阻后接地；其特征在于所述基準電壓產生電路還包括第四CMOS，所述第四CMOS的基極和所述放大器的輸出端相連，所述第四CMOS的源極和所述第一CMOS的源極、所述第二CMOS的源極、所述第三CMOS的源極相連；第三三極管，所述第三三極管的基極和集電極接地，所述第三三極管的發射極和所述第四CMOS的漏極相連。
2.根據權利要求1所述的CMOS帶隙基準電壓產生電路，其特征在于所述基準電壓產 生電路還包括第三電阻和第四電阻，所述第三電阻的一端和所述第一 CMOS的漏極相連，另 一端和所述第二電阻相連，所述第四電阻的一端和所述第二 CMOS的漏極相連，另一端和所 述第二三極管的發射極相連。
3.根據權利要求1所述的CMOS帶隙基準電壓產生電路，其特征在于所述基準電壓產 生電路還包括第五電阻，所述第五電阻的一端和所述第二 CMOS的漏極相連，另一端和所述 第一電阻相連。
4.根據權利要求1所述的CMOS帶隙基準電壓產生電路，其特征在于所述基準電壓產 生電路還包括串聯的第六電阻和第七電阻，所述第六電阻的一端和所述第四CMOS的漏極 相連，所述第七電阻的一端接地。
5.根據權利要求1所述的CMOS帶隙基準電壓產生電路，其特征在于所述基準電壓產 生電路還包括第八電阻，所述第八電阻的一端和所述放大器的正極輸入端相連，另一端連 接于所述第六電阻和所述第七電阻之間。
6.根據權利要求1所述的CMOS帶隙基準電壓產生電路，其特征在于所述基準電壓產 生電路還包括第九電阻，所述第九電阻的一端和所述放大器的負極輸入端 相連，另一端連 接于所述第六電阻和所述第七電阻之間。
7.根據權利要求1所述的CMOS帶隙基準電壓產生電路，其特征在于所述基準電壓產 生電路還包括第十電阻，所述第十電阻的一端和所述第三CMOS的漏極相連，另一端接地。
全文摘要
本發明提出一種CMOS帶隙基準電壓產生電路，用于基準電壓的輸出，包括第一CMOS、第二CMOS和第三CMOS、第一三極管、第二三極管、放大器、第四CMOS，所述第四CMOS的基極和所述放大器的輸出端相連，所述第四CMOS的源極和所述第一CMOS的源極、所述第二CMOS的源極、所述第三CMOS的源極相連，第三三極管，所述第三三極管的基極和集電極接地，所述第三三極管的發射極和所述第四CMOS的漏極相連。本發明CMOS帶隙基準電壓產生電路通過增加一個支路和若干電阻，有效的消除了原電路中三極管的二階溫度調制效應，提高了基準電壓產生電路的穩定性。
文檔編號G05F3/30GK101840243SQ20101018733
公開日2010年9月22日 申請日期2010年5月28日 優先權日2010年5月28日
發明者段新東 申請人:上海宏力半導體制造有限公司