專利名稱：具有不受偏移電壓影響的輸出的帶隙基準電路的制作方法
技術領域：
本發明總的來說涉及電壓基準電路，更具體地，涉及使用帶隙技術實現的電壓基準電路。
背景技術：
帶隙基準電路廣泛用在模擬電路中，用于提供穩定的、不受電壓影響以及不受溫 度影響的基準電壓。帶隙電壓基準電路根據用熱電壓VT的正溫度系數補償基極-發射極 結電壓VBE的負溫度系數的原則來運行，VT等于Kt/q，其中，k為波爾茲曼常數，T為絕對溫 度，q為電子電荷(1. 6X 10_19庫侖)。VBE隨室溫下溫度的改變為_2. 2mV/C,同時VT隨著 溫度的改變為+0. 086mV/C。由于VT與絕對溫度成比例，因此相應的電路部分有時候被稱為 PTAT電路。相反地，VBE與絕對溫度互補，從而，相應的電流部分有時候被稱為CTAT電路。如名稱所建議的，由帶隙基準電路生成的電壓被用作基準，從而輸出的基準電壓 需要高度穩定。具體來說，輸出的基準電壓需要不受溫度變化、電壓變化和處理變化的約 束。在典型帶隙基準電壓下，使用運算放大器來改善基準電壓的準確性。然而，運算放大器 本身是不理想的，并且具有偏移電壓。例如，圖1示出了帶隙基準電路100，其中，運算放大 器101的偏移電壓通過電壓源102表示。理想地，由于放大器的輸入之間的虛短路，電壓Vl 和V2應該相等。然而，在實際情況下，偏移電壓Vre是不可避免的。由于偏移電壓Vre在一 定范圍內根據芯片的不同而改變，而不是固定值，因此，由于偏移電壓VOS的干擾，輸出電 壓Vout也根據芯片的不同而改變，使得很難補償這樣的改變。美國專利第6，690，228號披露了很少受在此所使用的偏移電壓影響的帶隙基準 電路。然而，應該認識到，帶隙基準電路對偏移電壓的敏感度需要進一步被減小以提供更穩 定的基準電壓。
發明內容
根據本發明的一個方面，一種電路包括運算放大器，包括第一輸入和第二輸入。 第一電阻器具有耦合至第一輸入的第一端。第一雙極晶體管包括耦合至第一電阻器的第二 端的第一發射極以及第一基極。第二雙極晶體管包括耦合至第二輸入的第二發射極以及第 二基極。第三雙極晶體管包括耦合至第一基極的第三發射極、第一集電極以及連接至第一 集電極的第三基極。第四雙極晶體管包括耦合至第二基極的第四發射極、第二集電極以及 連接至第二集電極的第四基極。第二電阻器耦合至第一輸入，其中，第二電阻器與第一電阻 器和第一雙極晶體管并聯。根據本發明的另一方面，一種電路包括運算放大器，具有第一輸入和第二輸入；第一電流源，提供第一電流至第一輸入；第二電流源，提供第二電流至第二輸入；第三電流 源，提供第三電流；第四電流源，提供第四電流；第五電流源，提供第五電流。第一電流、第 二電流、第三電流、第四電流以及第五電流相互進行鏡像。第一雙極晶體管包括第一發射 極和第一基極，其中，第一發射極接收第一電流。第二雙極晶體管包括第二發射極和第二基 極，其中，第二發射極接收第二電流。第三雙極晶體管包括連接至第一基極的第三發射極、 第三基極以及第一集電極，其中，第三發射極接收第三電流。第四雙極晶體管包括連接至第 二基極的第四發射極、第四基極以及第二集電極，其中，第四發射極接收第四電流。輸出節 點接收第五電流。本發明的有益特征包括帶隙基準電路的輸出基準電壓對電源電壓和制造處理中 的改變的降低的敏感度。
為了更好地理解本發明及其優點，現在結合附圖進行以下描述作為參考，其中圖1示出了傳統帶隙基準電路；圖2示出了包括兩個雙極晶體管的帶隙基準電路，每個雙極晶體管均耦合至運算 放大器的輸入；以及圖3示出了不受帶隙基準電路中的運算放大器的偏移電壓影響的帶隙基準電路。
具體實施例方式以下詳細描述本發明的實施例的制造和使用。然而，應該想到，實施例提供了可以 在多種特定上下文中被具體化的多種可應用發明思想。所述的特定實施例僅描述了制造和 使用本發明的特定方式，并不限制本發明的范圍。提出了一種新的帶隙基準電路。然后描述實施例的改變和操作。貫穿本發明的多 個視圖和示意性實施例，類似的參考標號被用于表示類似元件。圖2示出了傳統帶隙基準電路10，其包括運算放大器AMP。通過PM0S晶體管Ml、 M2和M3 (其從正電源電壓VDD接收功率)，電流被提供至雙極晶體管和電阻器。從而，PM0S 晶體管M1、M2和M3的每一個均為電流源。貫穿說明書，連接M0S晶體管的源極和漏極的路 徑被稱為M0S晶體管的源極-漏極路徑。運算放大器AMP包括輸入A、C和輸出D。偏移電 壓源OS用于表征運算放大器AMP的偏移電壓Vm。注意，節點B和C實際上被互連為同一 節點，這是由于偏移電壓源OS不是真實的實體。如果運算放大器AMP是理想的，則由于節 點A和B的虛擬連接，節點A和B應該具有相同的電壓電平。然而，由于偏移電壓，節點A 處的電壓VA不再等于節點B處的電壓VB，并且電壓VA、VB、和VC具有以下關系VA = VC[等式 1]VB = VC+V0S [等式 2]其中，電壓VC為節點C處的電壓。電阻器R1A和R1B分別連接至運算放大器AMP 的輸入A和C，其中，電阻器R1A和R1B的阻抗可以相同，并且可以被表示為R1。電阻器 R2 (其阻抗還被稱為R2)連接至節點B，并且進一步連接至雙極晶體管Q2的發射極。此外， 雙極晶體管Q1的發射極連接至節點A。貫穿說明書，連接雙極晶體管的發射極和集電極的 路徑被稱為雙極晶體管的發射極_集電極路徑。雙極晶體管Q1和Q2的基極和集電極連接至電源電壓vss(從而還被互連)，其可以為電接地。流過電阻器RlB的電流為II，并且流過電阻器R2的電流為12。假設雙極晶體管 Ql的發射極和基極之間施加的電壓為VBE1，并且在雙極晶體管Q2的發射極和基極之間施 加的電壓為VBE2，并且進一步假設差值(VBE1-VBE2)為AVBE，則電流Irefl為Iref 1 = I1 + I2 = VB -VBE2/R2 + VB/R1[等式 3]根據等式1和2，可以推出IrefX = VBEl + VoS-VBE2/R2 + VBE1+Vos/R1 = AVBE+ Vos/R2 + VBE1+Vos/R1 [等式 4]等式4可以進一步被表示為IrefX = (R2xVBE1 + R1xAVBE) +VqS(R1 + R2)/R1XR2[等式 5]應該認識到，輸出電壓Vref等于輸出電阻器R3的阻抗R3乘以電流13。由于PMOS 晶體管M2和M3的柵極互連，所以電流13對電流Irefl進行鏡像并且與電流Irefl成比例。 從而，輸出電壓Vref的變化與電流Irefl的變化成比例。在等式5中可以看出，偏移電壓 Vos是Rrefl表達式的一部分，并且偏移電壓Vos的變化將被反映為電流Irefl的變化，并 且其又反映為輸出電壓Vref的變化。圖3示出了改進的帶隙基準電路實施例，其中，類似參考標號被用于表示圖2和圖 3中的類似元件。除圖2所示的器件之外，增加了雙極晶體管Q3和Q4，并且分別通過PMOS 晶體管M4和M5提供電流，其還作為電流源的一部分。從而，流過MOS晶體管M1、M2、M3、M4 和M5的源極-漏極路徑的電流鏡像，并且相互之間基本成比例。在本發明的實施例中，雙 極晶體管Ql、Q2、Q3和Q4為PNP雙極晶體管，但是它們還可以為NPN雙極晶體管。雙極晶 體管Q3的基極和集電極互連，并且雙極晶體管Q4的基極和集電極互連，并且可以被連接至 電源電壓VSS (其可以為電接地)。此外，等式1和2還是有效的。而且，假設在雙極晶體管Q3的發射極和基極之間 施加的電壓為VBE3，在雙極晶體管Q4的發射極和基極之間施加的電壓為VBE4，并且進一步 假設差值(VBE1+VBE2)-(VBE3+VBE4)為2 Δ VBE，可以推出以下等式Iref2 = /1 + /2 = VB-VBE3-VBE4 +1 [等式 6]Irefl = VBE1 + VBE2 + Vos -(VBE3+VBE4) + kvbei + vbe2) + vos][等式 7]假設(VBE1+VBE2)可以被表示為2VBE，則
Irefl = 2A +Vos + 2vb^ Vos [等式 8]從而，可以推出以下等式
Ul _ 2 X (R2 X VBE + Rl χ AVBE) + Vos (Rl + R2)lreJ 1 = -RURl-[等式 9]注意，基于沒有基極電流從雙極晶體管Ql的基極流到雙極晶體管Q3的發射極并 且沒有基極電流從雙極晶體管Q2的基極流到雙極晶體管Q4的發射極的假設，推出電流 Iref2。在實際情況下，將存在很小的基極電流。從而，電流Iref2可以稍微與等式9所示 的不同。然而，基極電流通常很小并且對等式9的推導沒有影響。與等式5和9相比，可以找到表達式Vos((Rl+R2)出現在等式5和9中。另一方 面，等式9中的剩余部分2X (R2XVBE+R1X Δ VBE)基本為等式5中的R2XVBE+R1X Δ VBE部分的值的兩倍。從而，Vos(Rl+R2)部分在電流Iref2中比電流Irefl中形成更小的部分。 事實上，由于Vos(Rl+R2)僅為電流Irefl和Iref2很小一部分，等式圖9中的Vos(Rl+R2) 部分(由偏移電壓Vos引起)基本為等式5中的一半。而且，如果偏移電壓Vos具有任何 改變，則電流Iref2中所得到的改變約為電流Irefl的一半。換句話說，電流Iref2對偏移 電壓Vos的敏感度約為電流Irefl的敏感度的百分之五十。此外，應該認識到，輸出電壓Vref等于輸出電阻器R3的阻抗R3乘以電流13，同時 由于電流13對電流Iref2產生鏡像，電流13與電流Irefl成比例。從而，輸出電壓Vref 的改變可以與電流Iref2的改變成比例。在圖3中所示的實施例中，由于偏移電壓Vos的 減小影響，電流Iref2的改變減小，如等式9所披露的，還減小了輸出電壓Vref的改變。 可以在圖3中觀察到，輸出路徑(包括MOS晶體管M3和輸出電阻器R3)與運算放 大器AMP的輸入分離，并且輸出電阻器R3的阻抗R3可以被調節以調節輸出電壓Vref，其可 以大于IV或小于IV。在圖3所示的實施例中，使用蒙特卡洛模型的仿真結果還證明了輸出電壓Vref對 偏移電壓Vos的敏感度的顯著減小。做出兩組采樣，其中，第一組采樣包括1000個采樣并 使用如圖3所示的帶隙基準電路作出。第二組采樣包括1000個采樣并使用如圖2所示的 帶隙基準電路作出。該結果揭示了，對于第二組采樣，在三個標準差(三倍的標準差)之外 的采樣百分比為14.08%。作為比較，對于第二組采樣，在三個標準差之內的采樣的百分比 為6. 9%，基本為值14. 08的一半。這意味著由帶隙基準電路的干擾所引起的產量損失還可 以減少一半。從而，仿真結果支持從等式5和9得出的結論。雖然詳細地描述本發明及其優點，但應該明白，在不脫離所附權利要求限定的本 發明的精神和范圍的情況下，可進行多種改變、替換和更改。而且，本發明的范圍不旨在限 于說明書描述的處理、機器、制造和事物、手段、方法和步驟的結合的特定實施例。本領域技 術人員從本發明的公開、當前存在或以后開發的處理、及其制造以及事物、手段、方法或步 驟的結合可以容易地想到，可以根據本發明執行與在此描述的實施例基本相同的功能或完 成基本相同的結果。從而，所附權利要求旨在包括在這樣的處理、機器、制造、以及事物、手 段或步驟的范圍內。另外，每個權利要求均構成獨立實施例，并且多個權利要求和實施例的 結合在本發明的范圍內。
權利要求
一種電路，包括運算放大器，包括第一輸入和第二輸入；第一電阻器，包括耦合至所述第一輸入的第一端以及第二端；第一雙極晶體管，包括耦合至所述第一電阻器的所述第二端的第一發射極以及第一基極；第二雙極晶體管，包括耦合至所述第二輸入的第二發射極以及第二基極；第三雙極晶體管，包括耦合至所述第一基極的第三發射極、第一集電極以及連接至第一集電極的第三基極；第四雙極晶體管，包括耦合至所述第二基極的第四發射極、第二集電極以及連接至第二集電極的第四基極；以及第二電阻器，耦合至所述第一輸入，其中，所述第二電阻器與所述第一電阻器和所述第一雙極晶體管并聯。
2.根據權利要求1所述的電路，為帶隙基準電路，其中，所述電路還包括 第一電流源，向所述第一輸入提供第一電流；第二電流源，提供作為所述第一電流的鏡像的第二電流； 輸出電阻器，用于接收所述第二電流；以及輸出節點，在所述輸出電阻器的一端，其中，所述輸出節點輸出所述帶隙基準電路的電壓。
3.根據權利要求1所述的電路，還包括耦合至所述第二輸入的第三電阻器，其中，所 述第二電阻器與所述第二雙極晶體管的發射極_集電極路徑并聯。
4.根據權利要求1所述的電路，還包括 第一電流源，向所述第一輸入提供第一電流； 第二電流源，向所述第二輸入提供第二電流；第三電流源，向所述第三雙極晶體管的所述第三發射極提供第三電流；以及 第四電流源，向所述第四雙極晶體管的所述第四發射極提供第四電流，其中，所述第一 電流、所述第二電流、所述第三電流和所述第四電流互為鏡像。 其中，所述電路為帶隙基準電路，還包括 第五電流源，與所述第一電流源鏡像； 輸出電阻器，用于接收由所述第五電流源提供的電流；以及輸出節點，在所述輸出電阻器的一端，其中，所述輸出節點輸出所述帶隙基準電路的電壓。
5.根據權利要求1所述的電路，其中，所述第一雙極晶體管、第二雙極晶體管、所述第 三雙極晶體管以及所述第四雙極晶體管為PNP晶體管，其中，所述電路為帶隙基準電路。
6.一種電路，包括運算放大器，包括第一輸入和第二輸入； 第一電流源，向所述第一輸入提供第一電流； 第二電流源，相所述第二輸入提供第二電流； 第三電流源，提供第三電流；第四電流源，提供第四電流；第五電流源，提供第五電流，其中，所述第一電流、所述第二電流、所述第三電流、所述 第四電流以及所述第五電流互為鏡像；第一雙極晶體管，包括第一發射極和第一基極，其中，所述第一發射極接收所述第一電流；第二雙極晶體管，包括第二發射極和第二基極，其中，所述第二發射極接收所述第二電流；第三雙極晶體管，包括連接至所述第一基極的第三發射極、第三基極以及第一集電極， 其中，所述第三發射極接收所述第三電流；第四雙極晶體管，包括連接至所述第二基極的第四發射極、第四基極以及第二集電極， 其中，所述第四發射極接收所述第四電流；以及 輸出節點，接收所述第五電流。
7.根據權利要求6所述的電路，其中，所述第一集電極連接至所述第三基極，并且所述 第二集電極連接至所述第四基極，其中，所述第一集電極和所述第三基極連接至電接地，并且所述第二集電極和所述第 四基極連接至所述電接地。
8.根據權利要求6所述的電路，還包括第一電阻器，接收所述第一電流并且與所述第 一雙極晶體管的發射極_集電極路徑串聯耦合，所述電路還包括第二電阻器，連接于所述第一輸入和VSS電壓節點之間；以及第三電阻器，連接于所述第二輸入和所述VSS電壓節點之間，其中，所述第二電阻器和 所述第三電阻器基本具有相同的阻抗。
9.根據權利要求6所述的電路，還包括接收所述第五電流的輸出電阻器，其中，所述 輸出節點連接至所述輸出電阻器的一端。
10.根據權利要求6所述的電路，其中，所述第一雙極晶體管、所述第二雙極晶體管、所 述第三雙極晶體管以及所述第四雙極晶體管為PNP晶體管。
11.根據權利要求6所述的電路，其中，所述電流為帶隙基準電路。
12.—種電路，包括運算放大器，包括第一輸入和第二輸入；第一電阻器，包括連接至所述第一輸入的第一端以及第二端；第一雙極晶體管，包括連接至所述第一電阻器的所述第二端的第一發射極以及第一基極；第二雙極晶體管，包括連接至所述第二輸入的第二發射極以及第二基極； 第三雙極晶體管，包括連接至所述第一基極的第三發射極、第一集電極以及連接至第 一集電極的第三基極；第四雙極晶體管，包括連接至所述第二基極的第四發射極、第二集電極以及連接至第 二集電極的第四基極；第二電阻器，連接至所述第一輸入，其中，所述第二電阻器與所述第一電阻器和所述第 一雙極晶體管并聯；以及第三電阻器，連接至所述第二輸入，其中，所述第三電阻器與所述第二雙極晶體管的發 射極-集電極路徑并聯。
13.根據權利要求12所述的電路，還包括多個PMOS晶體管，所述多個PMOS晶體管的每 一個的漏極連接至所述第一雙極晶體管、所述第二雙極晶體管、所述第三雙極晶體管和所 述第四雙極晶體管中的一個的發射極，其中，所述多個PMOS晶體管的柵極互連。
14.根據權利要求12所述的電路，還包括 第一電流源，向所述第一輸入提供第一電流；第二電流源，提供作為所述第一電流的鏡像的第二電流； 輸出電阻器，用于接收所述第二電流；以及 輸出節點，在所述輸出電阻器的一端。
15.根據權利要求12所述的電路，其中，所述第一雙極晶體管、所述第二雙極晶體管、 所述第三雙極晶體管以及所述第四雙極晶體管為PNP晶體管，其中，所述電路為帶隙基準電路。
全文摘要
本發明公開了一種具有不受偏移電壓影響的輸出的帶隙基準電路，包括具有第一輸入和第二輸入的運算放大器。第一電阻器具有耦合至第一輸入的第一端。第一雙極晶體管包括耦合至第一晶體管的第二端的第一發射極以及第一基極。第二雙極晶體管包括耦合至第二輸入的第二發射極以及第二基極。第三雙極晶體管包括耦合至第一基極的第三發射極、第一集電極以及連接至第一集電極的第三基極。第四雙極晶體管包括耦合至第二基極的第四發射極、第二集電極以及連接至第二集電極的第四基極。第二電阻器耦合至第一輸入，其中，第二電阻器與第一電阻器和第一雙極晶體管并聯。
文檔編號G05F3/30GK101807088SQ20101011523
公開日2010年8月18日 申請日期2010年2月11日 優先權日2009年2月18日
發明者周文升, 姚啟平 申請人:臺灣積體電路制造股份有限公司