專利名稱：一種混合電壓輸出電路的制作方法
技術領域：
本發明涉及半導體集成電路，具體涉及一種用于數字電路的具有信號電平轉換功能的混合電壓輸出電路。
背景技術：
集成電路特征尺寸的減小是推動半導體工業發展的動力之一，為了提高集
成電路的性能和減小其功耗，在特征尺寸減小的同時，集成電路中M0S晶體管的柵氧化層厚度和電源電壓都逐步減小。但芯片在復雜的板級工作環境中，往往需要同前幾代工藝條件下制造的芯片相兼容(它們使用高電源電壓并輸出高電壓電平信號)，而且特定接口標準的工作電平不隨著單個芯片電源電壓的減少而減少(如PCI-X總線電壓)。所以在芯片內部電源電壓逐漸下降的同時，芯片輸出電路的電源電壓出于兼容性的考慮往往需要保持特定值。比如，對于0. 35urnCM0S工藝而言，芯片內部電源電壓一般為3.3V,而為了兼容特定的接口標準和前幾代工藝產品，輸出電路的電源電壓往往要為5V。
0.35umCM0S工藝中，對于普通薄柵氧化層厚度的晶體管，其可靠柵源、柵漏電壓的絕對值為3.3V土10X，在5V電源電壓下，由普通薄柵氧化層厚度晶體管構成的輸出電路中會產生柵氧可靠性問題。為了解決柵氧可靠性問題，工業界一般在輸出電路中使用厚柵氧晶體管，來提高晶體管的耐壓。圖1為這種混合電壓輸出電路的示意圖，圖中VDD為3.3V， VDDH為5V，由預驅動電路輸出的0 — 3.3V電平不能直接加載在MP1的柵極，因為這將導致MP1無法關斷，需要電平轉換器把0 — 3. 3V電平信號轉換為0 — 5V電平信號，輸出電路才能正常工作。但這種電路使用了厚柵氧晶體管，其閾值電壓大、柵電容小，從而使其電流驅動能力下降。更為重要的是，使用厚柵氧晶體管需要附加的光刻板和工藝步驟，
4這不僅增大了芯片成本，還延長了芯片的生產時間。
為了克服上述缺點，可以設計只使用薄柵氧晶體管的輸出電路，并針對其
柵氧可靠性問題，進行電路級加固。對于只使用薄柵氧晶體管的3. 3V、 5V混合電壓輸出電路，如圖2所示，其要克服的問題主要有以下四個-
(1) 如圖2中01處所示，當輸出電壓為5V時，M1的柵極電壓為0V，這樣Ml的漏柵電壓為5V，超過了薄柵氧麗OS器件的可靠漏柵電壓；
(2) 如圖2中02處所示，當輸出電壓為OV時，M2的柵極電壓為5V，這樣M2的柵漏電壓為5V，超過了薄柵氧PMOS器件的可靠柵漏電壓；
(3) 如圖2中03處所示，當輸出電壓為5V時，M2的柵極電壓為0，這樣M2的源柵電壓為5V，超過了薄柵氧PMOS器件的可靠源柵電壓；
(4) 如圖2中04處所示，預驅動電路的輸出電壓最高為3.3V， 3.3V的電壓加在M2的柵極使M2在電路輸出低電平信號時無法完全截止。
發明內容
本發明的目的是提供一種新型3. 3V/5V混合電壓輸出電路，這一電路只使用耐壓為3.3V的薄柵氧M0S晶體管，在電路工作的過程中，沒有任何柵氧可靠性問題。
為達到以上目的，本發明是采取如下技術方案予以實現的一種混合電壓輸出電路，包括預驅動電路、輸出級、預驅動電路的一個輸出端與輸出級之間的電平轉換器，其特征在于，所述的電平轉換器包括一個1V電平產生電路、 一個使用耐壓為3. 3V的薄柵氧M0S晶體管的0-3. 3V變為1. 7V-5V電平轉換電路，所述輸出級包括串聯的第一、第二PMOS晶體管，串聯的第一、第二麗OS晶體管，第一PMOS晶體管的柵極接0-3. 3V到1. 7V-5V電平轉換電路的輸出端，第二PM0S晶體管的柵極接1V電平產生電路的輸出端；第一畫OS晶體管的柵極接第一電源，第一PMOS晶體管的源極接第二電源，第二麗OS晶體管的柵極接預驅動電路的另一個輸出端，第二PMOS晶體管漏極與第一麗OS晶體管漏極相連構成輸出節點。
5上述方案中，所述的0-3.3V變為1.7V-5V電平轉換電路包括源極相連于第二電源的第三、第四PMOS晶體管，串聯的第三、第四醒OS晶體管，串聯的第五、第六麗OS晶體管，串聯的第三至第七二極管；所述第四麗OS晶體管的柵極、第六NMOS晶體管(205)的柵極和第七二極管的正極連接第一電源；第三麗OS晶體管的柵極連接預驅動電路輸出端并通過反相器連接第五麗OS晶體管的柵極；所述第四麗OS晶體管的漏極與第三PMOS晶體管的漏極、第四PMOS晶體管的柵極連接；所述第六麗OS晶體管的漏極與第四PMOS晶體管的漏極、第三PMOS晶體管的柵極連接并輸出至第一PMOS晶體管的柵極；所述第三、第五麗OS晶體管的源極相連后再與第三、第四二極管的連接點連接；所述第三二極管的負極通過1V電平產生電路輸出至第二PMOS晶體管的柵極。
所述1V電平產生電路包括串聯的第一、第二二極管，其中第一二極管的負極接公共地，第二二極管的正極接第三二極管的負極，并與第二PMOS晶體管的柵極連接。
本發明的優點是，當輸入端為OV時，混合電壓轉換電路輸出端為1.7V;當輸入端為3.3V時，輸出端為5V。 IV電平產生電路輸出端在電路工作過程中穩定在1V左右。將擺幅為0-3.3V的內部信號轉換為擺幅為0-5V的輸出信號，同時只使用了耐壓為3. 3V的薄柵氧MOS晶體管，在3. 3V/5V混合電壓下沒有任何柵氧可靠性問題。
圖1是一種常規3. 3V/5V混合電壓輸出電路的示意圖。圖2是采用薄柵氧晶體管的輸出電路所存在問題的示意圖。圖3是本發明所提出的3. 3V/5V混合電壓輸出電路示意圖。圖4是圖1中的0-3. 3V變為1. 7V-5V電平轉換電路以及和1V電平產生電路的具體實例原理圖。
具體實施例方式
6以下結合附圖及具體實施例對本發明作進一步的詳細描述。
如圖3所示， 一種3.3V/5V混合電壓輸出電路，其工作原理如下
當輸出使能端EN-out為高電平時，輸出電路被使能，此時預驅動電路的上下輸出端G處和F處都為數據輸出端Dout的反相信號，Dout的信號由輸出節點A處壓焊點PAD輸出；當EN-out為低電平時，輸出電路去使能，此時G處為3. 3V高電平信號、F處為OV低電平信號，經過電平轉換電路，使晶體管101、 104關斷，A處PAD保持前態。
0-3.3V變為1.7V-5V電平轉換電路105的作用是把由預驅動電路的輸出端G處擺幅為0-3. 3V的電信號，轉換為PMOS晶體管101的柵極D處擺幅為1. 7V-5V的電信號。當電平轉換電路105的輸入為0V時，其輸出為1.7V;當電平轉換電路105的輸入為3.3V時，其輸出為5V。電平轉換電路105同樣只采用耐壓為3.3V的薄柵
氧晶體管，所以確保其可靠性是本發明的重點。
1V電平產生電路106產生穩定的1V電平，提供給PMOS晶體管102的柵極E處。PMOS晶體管lOl、 102和NMOS晶體管103、 104構成輸出電路的輸出級。由于輸出級的電源電壓VDDH為5V，所以對輸出級進行了電路級的加固。當輸出為高電平5V時，PMOS晶體管101開啟、匪0S晶體管104關斷，由于麗0S晶體管103的柵極接VDD (3.3V)，所以B處的電壓為3.3V-VTO， VTO為畫0S晶體管103的閾值電壓，這就確保了麗OS晶體管104的柵漏電壓絕對值不高于3.3V;同時當輸出為高電平5V時，PM0S晶體管101的柵極D電壓為1.7V，其柵源電壓的絕對值為3. 3V，確保了PM0S晶體管101的柵氧可靠性。
當輸出為低電平OV時，NMOS晶體管104開啟、PMOS晶體管101關斷，由于PMOS晶體管102的柵極接1V電平產生電路106的輸出E，所以PMOS晶體管102的源極C處電壓為lV+VpN， VpN為PMOS晶體管102的閾值電壓，這就確保了PMOS晶體管101的柵漏電壓絕對值不高于3.3V。同時，由于PMOS晶體管101的柵極電壓的擺幅為1.7V-5V，當輸出為0V時，PMOS晶體管101將完全關斷，從而避免了從VDDH到GND流過大的直流泄漏電流。
7圖4示出了圖3中的0-3. 3V變為1.7V-5V電平轉換電路和1V電平產生電路的具體實例。
二極管208-214組成的二極管鏈串接在電源VDD (3.3V)和公共地GND之間。對于0.35um工藝而言，二極管的正向導通電壓約為0.55V，要想使串聯的二極管鏈208-214正向導通，需要有約3. 9V的正向壓降。而VDD和GND之間的壓降為3. 3V,所以二極管鏈不會導通，在常溫下其泄漏電流小于luA。不導通的二極管鏈表現出電阻特性，因為它們都是相同的二極管，所以1V電平產生電路輸出E處電平約為1V, K處電平約為1.7V，電容215、 216的作用是在電路變化的過程中穩定K處和E處的電平。
當預驅動電路輸出G處電平由3.3V轉變為0V時，經過反相器201反相后，M處的電平為3.3V，這時麗0S晶體管202關斷，麗0S晶體管204開啟。由于醒OS晶體管205的柵極接VDD (3.3V),醒0S晶體管205開啟，此時約有5V電平加在二極管鏈208、 209、 210的兩端，使之正向導通，從而把轉換輸出D處電平下拉到約L7V。此時PMOS晶體管206開啟，將J處上拉到5V，使PMOS晶體管207完全關斷。這樣，G處的OV電平轉換為了D處的約l. 7V。
當預驅動電路輸出G處的電平由0V轉變為3.3V時，經過反相器201反相后，M處的電平為OV，這時麗OS晶體管202開啟，麗0S晶體管204關斷。由于麗OS晶體管203的柵極接VDD (3.3V)，麗0S晶體管203開啟，此時約有5V電平加在二極管鏈208、 209、 210的兩端，使之正向導通，從而把J處電平下拉到約1.7V。此時PM0S晶體管207開啟，將D處上拉到5V，使PM0S晶體管206完全關斷。這樣，G處的3. 3V電平轉換為了D處的5V。
在整個電路工作過程中，由于麗0S晶體管205的柵極電壓為VDD (3.3V)，其源端I處的最高電平為3.3V-Vtn,2Q5， VTO,2q5為麗0S晶體管205的閾值電壓，這就確保了麗0S晶體管204的柵漏電壓絕對值不高于3. 3V;同樣由于NM0S晶體管203的柵極電壓為VDD (3. 3V)，其源端H處的最高電平為3. 3V-V . 2。3， V . 2。3為麗0S晶體管203的閾值電壓，這就確保了麗0S晶體管202的柵漏電壓絕對值不高于3.3V。由于二極管鏈208、 209、 210的存在，J處和D處的最低電平都為l. 7V，這就保證PM0S晶體管206、 207的柵漏電壓和柵源電壓的絕對值都不高于3. 3V。
權利要求
1. 一種混合電壓輸出電路，包括預驅動電路、輸出級、預驅動電路的一個輸出端(G)與輸出級之間的電平轉換器，其特征在于，所述的電平轉換器包括一個1V電平產生電路(106)、一個使用耐壓為3.3V的薄柵氧MOS晶體管的0-3.3V變為1.7V-5V電平轉換電路(105)，所述輸出級包括串聯的第一、第二PMOS晶體管(101)、(102)，串聯的第一、第二NMOS晶體管(103)、(104)，所述第一PMOS晶體管(101)的柵極接0-3.3V到1.7V-5V電平轉換電路(105)的輸出端(D)，第二PMOS晶體管(102)的柵極接1V電平產生電路(106)的輸出端(E)；第一NMOS晶體管(103)的柵極接第一電源(VDD)，第一PMOS晶體管(101)的源極接第二電源(VDDH)，第二NMOS晶體管(104)的柵極接預驅動電路的另一個輸出端(F)，第二PMOS晶體管(102)漏極與第一NMOS晶體管(103)漏極相連構成輸出節點(A)。
2. 如權利要求l所述的混合電壓輸出電路，其特征在于，所述0-3.3V變為1.7V-5V電平轉換電路(105)包括源極相連于第二電源(VDDH)的第三、第四PMOS晶體管(206) 、 (207)，串聯的第三、第四NMOS晶體管(202)、(203)，串聯的第五、第六麗0S晶體管(204)、 (205)，串聯的第三至第七二極管(210)、 (211)、 (212)、 (213)、 (214);所述第四麗OS晶體管(203)的柵極、第六麗0S晶體管(205)的柵極和第七二極管(214)的正極連接第一電源(VDD);第三NMOS晶體管(202)的柵極連接預驅動電路輸出端(G)并通過反相器(201)連接第五麗OS晶體管(204)的柵極；所述第四麗OS晶體管(203)的漏極與第三PMOS晶體管(206)的漏極和第四PMOS晶體管(207)的柵極連接；所述第六麗OS晶體管(205)的漏極與第四PMOS晶體管(207)的漏極、第三PMOS晶體管(206)的柵極連接并輸出至第一PMOS晶體管(101)的柵極；所述第三、第五麗0S晶體管(202)、 (204)的源極相連后再與第三、第四二極管(210)、 (211)的連接點連接；所述第三二極管的(210)負極通過1V電平產生電路輸出至第二PM0S晶體管(102)的柵極。
3. 如權利要求2所述的混合電壓輸出電路，其特征在于，所述1V電平產生電路包括串聯的第一、第二二極管(208)、 (209)，其中第一二極管(208)的負極接公共地，第二二極管(209)的正極接第三二極管(210)的負極，并與第二PMOS晶體管(102)的柵極連接。
全文摘要
本發明公開了一種混合電壓輸出電路，包括預驅動電路、輸出級、預驅動電路的一個輸出端與輸出級之間的電平轉換器，其特征在于，所述的電平轉換器包括一個1V電平產生電路、一個使用耐壓為3.3V的薄柵氧MOS晶體管的0-3.3V變為1.7V-5V電平轉換電路，所述輸出級包括串聯的第一、第二PMOS晶體管，串聯的第一、第二NMOS晶體管，第一PMOS晶體管的柵極接0-3.3V到1.7V-5V電平轉換電路的輸出端，第二PMOS晶體管的柵極接1V電平產生電路的輸出端；第一NMOS晶體管的柵極接第一電源，第一PMOS晶體管的源極接第二電源，第二NMOS晶體管的柵極接預驅動電路的另一個輸出端，第二PMOS晶體管漏極與第一NMOS晶體管漏極相連構成輸出節點。
文檔編號G05F3/08GK101510774SQ20091002135
公開日2009年8月19日 申請日期2009年3月3日 優先權日2009年3月3日
發明者劉文平, 吳龍勝, 威 唐, 汪西虎, 王忠芳, 強 蘇, 謝成民, 趙得益 申請人:中國航天時代電子公司第七七一研究所