專利名稱：順序事件記錄性能測試裝置的制作方法
技術領域：
一種順序事件記錄性能測試裝置，順序事件記錄簡稱SOE，是計算機監 控系統(DCS系統、PLC系統、變電站綜合自動化系統)的一個重要的功能。 S0E分辨率測試是計算機監控系統性能測試的重要內容之一。
背景技術：
目前國內研制生產的S0E性能測試儀很少。從國內現有的測試產品來 看，主要原理是通過提取PC機主頻，分頻后產生脈沖序列信號，用計算 機LPT接口輸出，經過8只光電耦合器M0C3020輸出，從而用LPT P2-P9 控制8個M0C3020的通斷狀態。存在的主要問題有
1. 輸出信號的精度不是很高而且沒有良好的手段保證長時間的穩定， 國內的產品大部分精度指標都在0. lms，好一點的在0. Olms;而且在對輸出 信號的方式上不能夠保證長時間運行的精度，而且是采用PC機時鐘用軟件 輸出的方式很容易被其他的程序打斷而影響輸出的精度。2. 輸出通道的接線方式不夠靈活，通道的保護不夠全面，不能做到共 陰共陽任意連接。
3. 設備功能不夠全面，輸出的波形不夠靈活。
實用新型內容
本實用新型的目的是提供一種精度高、便于攜帶的SOE性能測試裝置。 本順序事件記錄性能測試裝置主要由ARM芯片、復雜的可編程邏輯器
件簡稱CPLD、電源、存儲器、顯示器、鍵盤、時鐘及輸出電路等組成；電
源為本裝置提供電能；ARM芯片分別與CPLD、存儲器、顯示器、鍵盤相聯;
ARM芯片上的串行口用于與計算機相連；時鐘與CPLD相聯；CPLD上還接有
若干路磁隔離輸出電路。
基本的工作流程是上位機編寫好配置，通過ARM芯片上的串行口下傳給裝置，裝置自動存儲，可以多次下載，裝置每次以最后一次下載的為當
前方案，將輸出通道的時間計算好之后通過數據總線送給cpld，等待上位 機或者本機的啟動命令，啟動后將指令發送給cpld， cpld啟動0. lms時鐘， 按照方案設定的時間，依次輸出信號。
本裝置的工作過程將輸出端與被測系統的S0E輸入端相聯，啟動本 裝置，按照本裝置預置的方案，向被測設備發出一定時間間隔的開關量信 號，觀察被測對象的S0E記錄報告，即可判斷被測對象是否滿足相關規程 或標準。
本裝置的特點
1、 SOE性能測試裝置(S0E16T-1)主要用于DCS系統、變電站綜合自 動化裝置或其他微機監控系統的SOE功能分辨率的測試，它能夠輸出16路 可以任意定義的高精度邏輯波形信號，通過與被測試系統的S0E記錄進行 比較，就能得到被測系統的SOE分辨率的準確數據。該裝置不僅適用于SOE 性能測試，也可以在任意需要時序邏輯信號的系統中使用。
2、 輸出精度較高，達到0.001ms精度，可調步進O. lms，并且使用硬 件電路保證輸出精度的長時間穩定。
3、 裝置具有16個無源干節點的輸出通道，通道輸出之間間隔為 0. lms-99.9ms可調，輸出誤差不大于0.001ms。通道路路隔離，每路都有 短路保護，系統可以同時接受共陰共陽接線，接線方式靈活，可以使用預 制電纜或者自由接線兩種方式。
4、 裝置可以存儲多個預設方案，現場自由調取，內部自帶時鐘，現場 測試結果可以存儲到裝置中，可以由上位機軟件讀出，打印測試報告。
5、 該系統工作方式靈活多樣，通道輸出方式有脈沖方式、電平方式； 觸發方式有單次觸發、多次觸發、連續觸發、定時；系統啟動方式有上位 機觸發、本機觸發、外部觸發三種方式。啟動通道輸出共有三種方式當 配置為內部觸發時，可以使用裝置上的啟動按鈕進行啟動；如果配置為外部觸發時，可以使用外部的觸發接線端子進行啟動；不管在任何情況下都 可以使用上位機的軟件進行啟動和停止。
圖1為本裝置的總裝示意圖2為本裝置的ARM芯片與CPLD的聯接示意圖； 圖3為本裝置的磁隔離輸出電路圖(其中的一路)。
具體實施方式
實施例
本順序事件記錄性能測試裝置主要由ARM芯片、復雜的可編程邏輯器 件簡稱CPLD、電源、存儲器、顯示器、鍵盤、時鐘及輸出電路等組成；電 源為本裝置提供電能；ARM芯片分別與CPLD、存儲器、顯示器、鍵盤相聯； A賜芯片上的串行口用于與計算機相連；時鐘與CPLD相聯；CPLD上接有16 路磁隔離輸出電路。CPLD上通過隔離濾波電路引出一外觸發端口。電源上 引出一路24V的輸出端口。
ARM采用NXP公司LPC2138, LPC2138微控制器是基于一個支持實時仿真 和嵌入式跟蹤的16/32位ARM7TDMI-S CPU,并帶有32kB嵌入的高速Flash 存儲器。
ARM完成絕大部分功能，包括通訊、顯示、計時、數據的處理等。
CPLD采用XILINX公司的XCR3256XL完成數字部分邏輯處理，包括精確 的波形發生，鍵盤的預處理等，芯片間的連接見圖2所示
ARM的第4、 8、 12、 16、 20、 24、 28、 32、 36、 40、 44、 48、 52、 56、 60、 64腳連接到CPLD的第60 63、 65 72、 74、 77、 78、 79腳用于相互之 間的數據進行通訊。
CPLD的第2、 5 12、 14、 15、 16、 18、 21、 22、 23腳共16個輸出到輸 出隔離驅動電路。
CPLD的第107、 109 121腳接受控制面板的鍵盤信號。CPLD的第91 94腳連接到ARM的第1、 2、 54、 55腳，將CPLD濾波編 碼后的編碼信號輸出給ARM。
ARM的第9、 10、 11、 13、 14、 15、 17、 27、 29、 30、 31、 37、 38腳連 接到液晶顯示模塊。
ARM的其他功能引腳用于輔助電路的連接如外部數據存儲、串口通訊等。
輸出電路采用的是16個磁隔離芯片ADUM5241和專用的驅動電路 NID6002，產生16路時間間隔為0. lms-99. 9ms的干節點信號，經過二極管 和保險絲后連接到外部端子。
CPLD的16路輸出的信號連接到ADUM5241的第3腳，經過隔離后從 ADUM5241的第6腳輸出，然后驅動NID6002，在NID6002的第2、 3腳間就 可以產生一個干節點信號，經過二極管和保險絲后連接到外部端子。
整個裝置采用交流220V供電，電源經過輸入范圍可到85VAC 265VAC 隔離電壓達到2000V的隔離模塊隔離產生互相獨立的兩路電源，24V電源專 供外部電路，5V電源為內部數字電路進行供電，首先在電源側就做好隔離。
數字電路部分采用高速ARM (LPC2138)和大規模CPLD(XCR3256)配合 來完成。
ARM是上個世紀90年代初由Advanced RISC Machine有限公司(安謀) 一個處理器架構，然后由不同的生產廠家按照這種架構進行芯片的開發， ARM處理器是近些年在控制行業使用比較廣泛的器件，普遍使用它代替原有 的51系列等單片機。
我們所采用的LPC2138是NXP (恩智浦半導體)的ARM7系列中的一款。 LPC2138基于一個支持實時仿真和跟蹤的16/32位ARM7TDMI-S CPU,并帶 有256 k字節嵌入的高速Flash存儲器。128位寬度的存儲器接口和獨特的 加速結構使32位代碼能夠在高達60 MHz工作頻率運行。
CPLD是Complex Programmable Logic Device (復雜的可編程邏輯器件)的簡稱。
CPLD采用的是XILINX (賽靈思)公司的XCR系列中的XCR3256，它具 有3. 3V的工作電源卻可以承受5V I/O電壓的優點，它具有128個宏單元， 能夠滿足我們在這個電路中的要求。
外部的存儲器采用鐵電存儲器，用來存儲配置方案，最多可以存儲96 條方案。
液晶屏采用320x240的藍色大屏，可以直觀的觀察到當前的配置和當 前設備狀況。
權利要求1、一種順序事件記錄性能測試裝置，主要由ARM芯片、復雜的可編程邏輯器件簡稱CPLD、電源、存儲器、顯示器、鍵盤、時鐘及輸出電路等組成；其特征在于電源為本裝置提供電能；ARM芯片分別與CPLD、存儲器、顯示器、鍵盤相聯；ARM芯片上的串行口用于與計算機相連；時鐘與CPLD相聯；CPLD上還接有若干磁隔離輸出電路。
2、 根據權利要求1所述的順序事件記錄性能測試裝置，其特征在于CPLD 上通過隔離濾波電路引出一外觸發端口 。
3、 根據權利要求1所述的順序事件記錄性能測試裝置，其特征在于電 源上引出一路24V的輸出端口。
4、 根據權利要求l所述的順序事件記錄性能測試裝置，其特征在于輸 出電路采用的是16個磁隔離芯片ADUM5241和專用的驅動電路NID6002，產 生16路時間間隔為0. 1ms-99.9ms的干節點信號，經過二極管和保險絲后 連接到外部端子。
專利摘要一種順序事件記錄性能測試裝置，順序事件記錄簡稱SOE，是計算機監控系統(DCS系統、PLC系統、變電站綜合自動化系統)的一個重要的功能。本裝置主要由ARM芯片、復雜的可編程邏輯器件簡稱CPLD、電源、存儲器、顯示器、鍵盤、時鐘及輸出電路等組成；電源與為本裝置提供電能；ARM芯片分別與CPLD、存儲器、顯示器、鍵盤相聯；ARM芯片上的串行口用于與計算機相連；時鐘與CPLD相聯；CPLD上還接有若干路磁隔離輸出電路。本裝置使用方便，精度高。
文檔編號G05B23/02GK201237737SQ20082013141
公開日2009年5月13日 申請日期2008年8月15日 優先權日2008年8月15日
發明者張麗萍, 柳德志, 陳世慧 申請人:陳世慧